数字分接复用器的HDL设计

本文设计了一个E1接口的数字分接复用器，其主要功能是将接收端收到的8.448Mbps的E2信号转换为四路2.048Mbps的标准E1信号，在发送端将这四路E1信号再转换为原来的E2信号。在Quartus Ⅱ开发环境下，采用自顶向下的设计方法，完成了系统各模块的Verilog HDL语言编写以及结果的Modelsim仿真。最后，在各模块功能分别实现的基础上，对此数字分接复用器的顶层模块进行了设计、仿真和分析。