V_HDL

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: X_HDL3 VERILOG to VHDL 今天得到软件x-hdl，整个软件不大，好象是2.7M,有兴趣的可以来这里下载：ftp://218.64.19.133文件1(intall)：xhdl3.1.42.exe文件2(crack) ：X-HDL.v3.1.30.zip（我现在只有X-HDL.v3.1.30的，没法，先用它吧）。...
评级：0 浏览量：125 收藏量：0 资源大小：30KB 上传时间：2020-12-09

: cordic.rar_CORDIC .v_cordic algorithm_cordic hdl_verilog cordic cordic算法的Verilog HDL具体实现
评级：0 浏览量：55 收藏量：0 资源大小：8KB 上传时间：2022-07-15

: OpenMIPS_VerilogHDL_Study_v1.0 OpenMIPS_VerilogHDL_Study_v1.0。mips架构的verilog代码实现，有兴趣的可以下载分析一下。
评级：0 浏览量：92 收藏量：0 资源大小：433KB 上传时间：2019-05-06

: spartan6_hdl_SPARTAN6_ SPARTAN6 libraries guide V14.3
评级：0 浏览量：71 收藏量：0 资源大小：3.58MB 上传时间：2021-10-03

: 基于cyclone FPGA的Verilog_HDL语言实现HDB3数字基带信号的编码器设计quartus9.1工程文件.zip 基于cyclone FPGA的Verilog_HDL语言实现HDB3数字基带信号的编码器设计quartus9.1工程文件 module insert_b(Clk,Data_In,Data_OutB); input Clk; input[1:0] Data_In; output reg[1:0] Data_OutB; reg[1:0] Buffer[4]...
评级：5 浏览量：395 收藏量：1 资源大小：339KB 上传时间：2022-05-06

: Matlab代码verilog-Census_Transform_MATLAB_HDL_Coder:该存储库包含（.v）和（.m）文件。请参阅 Census_Transform_MATLAB_HDL_Coder 该存储库包含（.v）和（.m）文件。该存储库是关于在MATLAB中实现用于深度图估计的人口普查变换算法的实现，然后将其转换为Verilog文件以进行FPGA实现。一些硬编码的参数如下：...
评级：0 浏览量：208 收藏量：1 资源大小：2.62MB 上传时间：2021-05-27

: veriloghdl.rar_count60.v 几个Verilong的例子程序，初学者可以用来参考
评级：0 浏览量：47 收藏量：0 资源大小：29KB 上传时间：2022-09-22

: CAM_3.3V_SDRAM32 基于CMOS摄像头的FPGA程序开发，Verilog Hdl CAM_3.3V_SDRAM32
评级：0 浏览量：92 收藏量：0 资源大小：10.69MB 上传时间：2018-01-02

: OpenMIPS_VerilogHDL_Study_v1.1.rar OpenMIPS处理器，是一款具有哈佛结构的32位标量处理器，兼容MIPS32 Release 1指令集架构（后文不再注明Release 1）。这种优点是能够使用现有的MIPS编译环境，如：GCC编译器等。OpenMIPS的设计目标例如以下。...
评级：0 浏览量：147 收藏量：0 资源大小：430KB 上传时间：2020-01-28

: Matlab to HDL FPGA 详细介绍了matlab的m文件，如何转换成FPGA硬件描述语言。
评级：0 浏览量：1163 收藏量：11 资源大小：383KB 上传时间：2019-02-13

: Verilog HDL隐式线网如果在Verilog HDL模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：`default_nettype net_type例如：`default_nettype wand...
评级：0 浏览量：521 收藏量：0 资源大小：23KB 上传时间：2020-12-09

: Verilog HDL基础 Verilog HDL基础入门很好的讲义，对于初学者学习硬件描述语言具有很强的指导作用
评级：0 浏览量：269 收藏量：0 资源大小：3.97MB 上传时间：2018-02-17

: Verilog HDL发展历史 Verilog HDL 语言最初是于1983 年由Gateway ...Open Verilog International（O V I ）是促进Verilog 发展的国际性组织。1992 年，OVI 决定致力于推广Verilog OVI 标准成为IEEE 标准。这一努力最后获得成功，Verilog
评级：0 浏览量：594 收藏量：0 资源大小：31KB 上传时间：2020-12-09

: bcode_deocode.v B码解码程序，解码出时标信息如：年，月，日，时，分，秒，解码形式为8421码制。
评级：0 浏览量：76 收藏量：3 资源大小：6KB 上传时间：2019-07-19

: HDL Works HDL Desing Entry EASE v8.2.R2 EASE offers the best of both worlds with your choice of graphical or text based HDL entry. You don’t need to be a master of either Verilog or VHDL. When you're creating a new design, just enter your ...
评级：0 浏览量：92 收藏量：0 资源大小：58.55MB 上传时间：2015-03-09

: 按键计数器+按键去抖（Verilog HDL）.v 本例程用Verilog HDL实现了按键计数器的功能并进行了按键消抖，打开后将代码复制到您的例程中即可使用
评级：0 浏览量：3246 收藏量：9 资源大小：1KB 上传时间：2019-11-03

: fifo.rar_fifo_fifo1.v fifomem.v_usb verilog document_verilog usb fifo用Verilog hdl的实现，这是一个比较常用的源码，文档中有很详细的注释，初学者应该可以看懂。
评级：0 浏览量：39 收藏量：0 资源大小：6KB 上传时间：2022-09-20

: VerilogHDL那些事儿V3.0.pdf VerilogHDL那些事儿V3.0.pdf
评级：0 浏览量：248 收藏量：0 资源大小：17.81MB 上传时间：2020-05-15

: hdl设计与实践v26.pdf verilog，语法FPGA学习，详细的语法知识verilog高级设计与实战，至芯科技李凡老师编写，值得一看，让你少走好多弯路
评级：0 浏览量：98 收藏量：0 资源大小：1.51MB 上传时间：2020-02-18

: VerilogHDL那些事儿V3.0 VerilogHDL那些事儿V3.0 最新版，为黑金出品
评级：0 浏览量：137 收藏量：1 资源大小：17.65MB 上传时间：2017-06-23

: 基于V HDL编程的DDS设计基于V HDL编程的DDS设计,分析了DDS 的设计原理,基于V HDL 语言进行系统建模,对DDS 进行参数设计,实现了可重构的IP 核,能够根据需要方便的修改参数以实现器件的通用性。同时利用Quartus Ⅱ编译平台完成一个具体DDS ...
评级：0 浏览量：58 收藏量：0 资源大小：437KB 上传时间：2009-04-23

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: HDL Buspro Setup Tool V10.18.40.33 HDL Buspro Setup Tool V10.18.40.33
评级：0 浏览量：592 收藏量：1 资源大小：7.67MB 上传时间：2016-09-20

: ADC_Convert.v 该文档是Verilog HDL语言编写的ADC转换程序，该程序从最初的AD转换启动控制信号CNV，以及SCK及SDI的信号进行了编写，适用于16位ADC的数据转换及数据读取，并通过了程序测试，能够实现其相应功能。
评级：0 浏览量：115 收藏量：0 资源大小：1KB 上传时间：2019-11-25

: 用于 Verilog HDL的基于 Python 的硬件设计处理工具包_python_Verilog_代码_下载 Pyverilog 是用于 Verilog HDL 的开源硬件设计处理工具包。...文件名为“test.v”。此示例设计在启用信号被置位时在内部添加输入值。然后将其部分值输出到 LED。更多详情、使用方法，请下载后阅读README.md文件
评级：5 浏览量：251 收藏量：3 资源大小：209KB 上传时间：2022-07-04

: VerilogHDL那些事儿V3.0.mou 在返里笔耀将自巪养成癿建模技巧，故笔耀称为“低级建模”返一建模技巧。笔耀绉过一殌时间使用后，编辑成为一本笔记。好让许更多刜学癿朊友赹过返一殌学习癿大障碍。
评级：0 浏览量：75 收藏量：0 资源大小：12.26MB 上传时间：2011-07-26

: smart-bus:HDL SmartBus协议的Node.js实现智能巴士 HDL SmartBus协议的Node.js实现 :red_exclamation_mark: 升级到v0.6之前，请先阅读内容初始化创建SmartBus连接器实例var SmartBus = require ( 'smart-bus' ) ;var bus = new SmartBus ( { gateway : '192....
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: 基于Verilog HDL的五级流水线RISC-V CPU设计源码+报告文档（课程设计）.zip 基于Verilog HDL的五级流水线RISC-V CPU设计源码+报告文档（课程设计）.zip已获导师指导并通过的97分的高分大作业设计项目，可作为课程设计和期末大作业，下载即用无需修改，项目完整确保可以运行。基于Verilog ...
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: verilog程序设计实例学习基础教程FPGA教学实验Verilog HDL例程源码合集.zip verilog程序设计实例学习基础教程FPGA教学实验Verilog HDL例程源码合集: accn.v account.v add4_1.v add4_2.v add4_3.v add8.v add8_tp.v adder.v adder16.v adder4.acf adder4.hif adder4.ndb adder4.v adder8.v ...
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: ADC_FIFO.v 本程序主要是Verilog HDL语言编写的FIFO程序，主要实现数据的缓冲写入和读取的功能，FIFO的存储深度可通过修改程序中相关的参数来进行实现，有利于方便修改。
评级：0 浏览量：182 收藏量：2 资源大小：2KB 上传时间：2019-11-25

: 基于Verilog HDL的五级流水线RISC-V CPU设计+设计报告.zip 基于Verilog HDL的五级流水线RISC-V CPU设计+设计报告.zip基于Verilog HDL的五级流水线RISC-V CPU设计+设计报告.zip基于Verilog HDL的五级流水线RISC-V CPU设计+设计报告.zip基于Verilog HDL的五级流水线RISC-V CPU...
评级：5 浏览量：180 收藏量：2 资源大小：673KB 上传时间：2024-01-16

: FPGA XC7A100T驱动MT9V034摄像头采集视频HDMI显示（Verilog HDL实现）.zip FPGA XC7A100T驱动程序，Verilog HDL实现。项目代码可直接编译运行~
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: FPGA PGL22G驱动MT9V034摄像头采集视频，HDMI显示【Verilog HDL驱动】.zip FPGA PGL22G驱动程序，Verilog HDL实现。项目代码可顺利编译运行~
评级：0 浏览量：38 收藏量：0 资源大小：5.29MB 上传时间：2023-05-10

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: 用 Verilog HDL 写的 SDRAM core 源程序（已通过测试）用 Verilog HDL 写的 SDRAM core 源程序（已通过测试） SDRAM core source program written in Verilog HDL (tested)
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: ddr3_control_9_28.v 用verilog hdl代码实现，通过从ram中读取地址数据，再将数据写入ddr3中，再由ddr3读出，再写入ram中，完成反复读写循环。
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: Verilog HDL设计与实战视频教程+源码百度链接.txt 非常完整的Verilog HDL设计与实战（刘福奇）的高清版本视频教程和案例代码百度链接非常好学的Verilog HDL语言视频教程将的非常详细认真
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: verilog HDL 在12864上显示学号，主要用于学习verilog HDL的语句，其中状态转换，并设计了时钟分频
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: X-HDL v4.2.1 wCrack X-HDL v4.2.1 VHDL/Verilog语言翻译器,可实现VHDL和Verilog语言的相互智能化转化.翻译后的代码几乎不需改动。详见： http://www.x-tekcorp.com/xhdl.html
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: V erilog HDL 语言在数字电路设计中的应用该文简要介绍了硬件描述语言V erilog HDL 的基本结构, 并用基于V erilog HDL 语言的EDA 技术完成了一个典型的数字电路系统——多功能数字钟的设计, 说明了EDA 设计的全过程。
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: float32_mult.v 用Verilog HDL编写的浮点32位乘法器，实际仿真和上板实验成功，在输出端口加了几个寄存器延时来匹配xilinx官方的输出时序，经测试和xilinx官方IP核时序基本保持一致。
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