EP2C8Q

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EP2C8Q

: cor.rar_EP2C8Q_原理图 fpga核心板原理图 ep2c8q原理图
评级：0 浏览量：25 收藏量：0 资源大小：38KB 上传时间：2022-07-14

: 基于cyclone2 (EP2C8Q)设计接收标准键盘按键输入后在数码管上显示Verilog源码 quartus 9.0工程基于cyclone2 (EP2C8Q)设计接收标准键盘按键输入后在数码管上显示Verilog源码 quartus 9.0工程文件 module PS2_KEYBOARD ( //Global ports. SYSCLK, RST_B, //PS2 ports. PS2_CLK, PS2_DATA, //SEQ data. ...
评级：0 浏览量：39 收藏量：0 资源大小：615KB 上传时间：2023-05-10

: EP2C8Q208_Whole.rar_EP2C8Q_EP2c8Q208 fpga_ep2c8q208_ep2c8qc2_who fpga,VHDL代码，很全，可做为开发板上调试程序用,和大家分享。
评级：0 浏览量：38 收藏量：0 资源大小：2.55MB 上传时间：2022-07-14

: 基于(EP2C8Q) FPGA 设计去抖动算法模块Verilog源码Quartus9.0工程文件.rar 基于(EP2C8Q) FPGA 设计去抖动算法模块Verilog源码Quartus9.0工程文件,可供学习及设计参考。
评级：0 浏览量：17 收藏量：0 资源大小：311KB 上传时间：2023-11-20

: 基于cyclone2 (EP2C8Q)设计的 quartus 9.0工程文件.rar 基于cyclone2 (EP2C8Q)设计的D、T触发器Verilog源码 quartus 9.0工程文件 module FLIP_FLOP ( //Input ports. SYSCLK, RST_B, DFF_DI, TFF_DI, //Output ports. DFF_DO, TFF_DO ); //==================...
评级：0 浏览量：21 收藏量：0 资源大小：237KB 上传时间：2023-05-10

: 基于CYCLONE2 (EP2C8Q) FPGA 设计PLL锁相环设置时钟Verilog源码Quartus工程文件.zip 基于CYCLONE2 (EP2C8Q) FPGA 设计锁相环设置时钟Verilog源码Quartus工程文件 module PLL_TEST ( //Input ports. SYSCLK_IN, RST_B, //Output ports. LED_DATA ); //===================================...
评级：0 浏览量：13 收藏量：0 资源大小：408KB 上传时间：2024-04-25

: 基于cyclone2 (EP2C8Q)设计的8位输入3位输出高位优先 Verilog源码 quartus 9.0工程文件基于cyclone2 (EP2C8Q)设计的8位输入3位输出高位优先 Verilog源码 quartus 9.0工程文件 module ENCODE_8_3 ( //Input ports. DATA, //Output ports. CODE ); //==========================================...
评级：0 浏览量：35 收藏量：0 资源大小：241KB 上传时间：2023-05-10

: cyclone2 (EP2C8Q)FPGA设计标准键盘按键输入通过串口打印到PC显示的Verilog源码Quartus9.0工程 cyclone2 (EP2C8Q)FPGA设计标准键盘按键输入通过串口打印到PC显示的Verilog源码Quartus9.0工程： module PS2_CTL ( //Global ports. SYSCLK, RST_B, //PS2 ports. PS2_CLK, PS2_DATA, DATA_REC, DATA_NEW...
评级：0 浏览量：43 收藏量：0 资源大小：1.33MB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的常见普通移位寄存器Verilog源码 quartus 9.0工程文件.rar 基于cyclone2 (EP2C8Q)设计的常见普通移位寄存器Verilog源码 quartus 9.0工程文件 module SHIFT_REG ( //Input ports. SYSCLK, RST_B, DATA_EN, DATA_IN ); //============================================...
评级：0 浏览量：63 收藏量：0 资源大小：202KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的线性反馈移位寄存器Verilog源码 quartus 9.0工程文件.rar 基于cyclone2 (EP2C8Q)设计的线性反馈移位寄存器Verilog源码 quartus 9.0工程文件 module LFSR ( //Input ports. SYSCLK, RST_B, //Output ports. DO ); //============================================...
评级：5 浏览量：84 收藏量：1 资源大小：240KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的摸4、8、16计数器 Verilog源码 quartus 9.0工程文件.rar 基于cyclone2 (EP2C8Q)设计的摸4、8、16计数器 Verilog源码 quartus 9.0工程文件 module COUNT_tb; reg SYSCLK; reg RST_B; reg DI_M4_EN; reg DI_M8_EN; reg DI_M16_EN; reg DI_M4; reg DI_M8; reg DI_M16...
评级：0 浏览量：54 收藏量：0 资源大小：272KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的多路复用器(4通道8位带三态输出)Verilog源码 quartus 9.0工程基于cyclone2 (EP2C8Q)设计的多路复用器(4通道8位带三态输出)Verilog源码 quartus 9.0工程 module MUX_4_8 ( //Input ports. DI_SEL, DI_EN, DI_0, DI_1, DI_2, DI_3, //Output ports. DO ); //======...
评级：0 浏览量：127 收藏量：1 资源大小：315KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的多路解复用器(4通道8位带三态输出) Verilog源码 quartus 9.0工程基于cyclone2 (EP2C8Q)设计的多路解复用器(4通道8位带三态输出) Verilog源码 quartus 9.0工程 module DEMUX_4_8_tb; reg [1:0] DI_SEL; reg [7:0] DATA_IN; wire [7:0] DATA_OUT_0; wire [7:0] DATA_OUT_1; wire ...
评级：0 浏览量：56 收藏量：0 资源大小：238KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的3位输入8位输出译码器 Verilog源码 quartus 9.0工程文件.rar 基于cyclone2 (EP2C8Q)设计的3位输入8位输出译码器 Verilog源码 quartus 9.0工程文件 module DECODE_3_8_tb; reg [2:0] CODE; wire [7:0] DATA; //Instance DUT. DECODE_3_8 I_DECODE_3_8 ( .CODE (CODE), ....
评级：5 浏览量：69 收藏量：0 资源大小：230KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的8位输入3位输出编码器Verilog源码 quartus 9.0工程文件.rar 基于cyclone2 (EP2C8Q)设计的8位输入3位输出编码器Verilog源码 quartus 9.0工程 module ENCODE_8_3_tb; reg [7:0] DATA; wire [2:0] CODE; //Instance DUT. ENCODE_8_3 I_ENCODE_8_3 ( .DATA (DATA), .CODE ...
评级：0 浏览量：66 收藏量：0 资源大小：247KB 上传时间：2023-05-10

: 基于cyclone2 (EP2C8Q)设计的有限状态机（Mealy型序列检测器）Verilog源码 quartus 9.0工程基于cyclone2 (EP2C8Q)设计的有限状态机（Mealy型序列检测器）Verilog源码 quartus 9.0工程 module SEQ_REC_MEALY ( //Input ports. SYSCLK, RST_B, DI, DI_EN, //Output ports. DO ); //==============...
评级：0 浏览量：119 收藏量：0 资源大小：247KB 上传时间：2023-05-10

: 基于(EP2C8Q) FPGA 设计4.3寸RGB屏逻辑驱动Verilog源码Quartus9.0工程文件.rar 基于(EP2C8Q) FPGA 设计4.3寸RGB屏逻辑驱动Verilog源码Quartus9.0工程文件，可供学习及设计参考。
评级：0 浏览量：11 收藏量：0 资源大小：21.3MB 上传时间：2023-11-16

: 基于cyclone2 (EP2C8Q)设计的有限状态机（Moore型序列检测器）Verilog源码 quartus 9.0工程基于cyclone2 (EP2C8Q)设计的有限状态机（Moore型序列检测器）Verilog源码 quartus 9.0工程 SEQ_REC_MOORE I_SEQ_REC_MOORE ( .SYSCLK (SYSCLK), .RST_B (RST_B), .DI (DI), .DI_EN (DI_EN), .DO (DO) )...
评级：0 浏览量：158 收藏量：0 资源大小：275KB 上传时间：2023-05-10

: 基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件.rar 基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件，可供学习及设计参考。
评级：5 浏览量：38 收藏量：0 资源大小：398KB 上传时间：2023-11-20

: 基于cyclone2 FPGA(EP2C8Q)设计 quartus 9.0工程 Nios实验例程源码合集(11个).rar 基于cyclone2 FPGA(EP2C8Q)设计 quartus 9.0工程 Nios实验例程源码合集(11个)，可供学习设计参考。
评级：0 浏览量：37 收藏量：0 资源大小：161.91MB 上传时间：2023-04-18

: 基于(EP2C8Q) FPGA 设计接受标准键盘输入，通过串口打印到PC Verilog源码Quartus9.0工程文件.rar 基于(EP2C8Q) FPGA 设计接受标准键盘输入，通过串口打印到PC Verilog源码Quartus9.0工程文件，可供学习及设计参考。
评级：0 浏览量：22 收藏量：0 资源大小：2.64MB 上传时间：2023-11-20

: 我自己EP2C8开发板原理图我自己的EP2C8开发板原理图已经做好了PCB并且可以正常使用，大家在设计2C8时可以做个参考
评级：0 浏览量：75 收藏量：0 资源大小：119KB 上传时间：2014-08-06

: FPGA(ep2c8q208c8n)引脚中文详解 FPGA ep2c8q208c8n与ep2c5q208c8n引脚中文资料，吐血整理！！！！
评级：5 浏览量：1429 收藏量：11 资源大小：175KB 上传时间：2013-06-28

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评级：0 浏览量：261 收藏量：1 资源大小：92KB 上传时间：2019-09-15

: ep2c8 原理图（推荐） ep2c8 原理图，非常不错，可以参考一下
评级：0 浏览量：68 收藏量：0 资源大小：1.06MB 上传时间：2009-09-05

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评级：0 浏览量：31 收藏量：0 资源大小：3.46MB 上传时间：2023-05-10

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