ISE开发环境使用指南[FPGA开发实用教程].pdf

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初学fpga的tx必备!fpga开发环境 ise的详细使用指南
Save、 Save as以及 Save all命令:分剔用于保存当前源文件、另存为当前源文件以及保存所有源文件。用户要在开发当中养成及 时保存文件的习惯,避免代码丢失。 Print preview命令:用于打印览当前文件, Print用于打印当前文件。 Recent files命令:用于查看最近打开的文件。 Recent Projects命令:月于查看最近打开的工程。 Exi命令:用于退出ISE软件。 (2)Edit菜单 Edt菜单的命令包括:Lndo、Redo、Cut、Copy、 Paste、 Delete、Find、 Find next、 Find in files、 Language Templates、 Select All Unselect All、 Message filters、 Object Properties以及 Preference等,大多数命令用于源代码开发中。 Undo命令:用于撤销当前操伫,返回到前一状态。 Rεdo命令:是Undo命令的逆操作,用于恢复被撤销的操作。 Cut命令:剪贴选中的代码,快捷键为“CRTL+X” Copy命令:复制选中的代码、快捷键为“CRTL+C”。 Paste命令:粘贴剪贴和复制的代码,快捷键为“CRTL+V”。 Delete命令:删除选中釣代码。 Find命令:査找选中的文宁,或寻找在其输入框中输入的内容,快捷键为“CRTL+F” Find Next命令:寻找下一个裝查找的内容,并跳全相应的位置,快捷键为“F3”。 Language Templates命令:可打开语言模版,里面有丰富的学习资料,是非常完整的HDL语言帮助手册,其地位类似于 isualc+ 的MSDN。 Select all命令:选中所有的代码,其快捷键为“CRTL+A” Unselect All命令:撤销已选中的全部代码,是 Select all的逆操作 Message filter命令:过滤消息,只显示用户期望的消息。 Preference命令:用于设定ISE的启动参数以及运行参数,有着众多的设置项,最常用的就是第三方EDA软件的关联设置,将在第 45节详细介绍。 (3)Ⅴiew菜单 view菜单主要管理ISE软件的视图,不涉及FPGA开发中的任何环节,其中常用的命令有 Layout Horizontally, Layout Vertically以 K Restore Default Layout Layout Horizontally命令:将水平地排列ISE主界面中过程管理区、过程管理区以及代码编辑区等主要栏目。 Layout Vertically命令:将垂直地排列ISE主界面中过程管理区、过程管理区以及代码编辑区主要栏日。 Restore Default Layout命令:将恢复IsE默认的主界面布局。 (4) Project菜单 Project菜单包含了对工程的各个操作,是设计口最常用的菜单之一,包括 New source、 Add source、 Add Copy of source、 Cleanup Project Files、 Toggle paths、 Archive、 Take Snapshot、 Make Snapshot Current、 Apply project Properties以及 Source Control命令。 New Source命令:用于向工程中添加源代码,可以添加HDL源文件、 IP Core以及管脚和时序约束文件。 Add Source命令:将已有的各类源代码文件加入到工程屮, verilog模块的后缀为.v,vHDL模块的后缀为.vhd, IP core源文件为.xco 文斗或xaw文科,约東文件的后缀为ucf。 Add Copy of source命令,将目标文件拷贝一份添加到工程中 Cleanup project Files命令:用于清空综合和实现过程所产生的文件和目录。如果在EDIF设计模式中,只清空实现过煋所产生旳文 件 Toggle paths命令:用于显示或隐藏非工程文件夹中的远端源文件的路径 Archive命令:用于压缩当前工程,包括所有的文件,默认压缩类型为,zip帑式 Take Snapshot命令:用于产生一个程快照,即当前目录和远程资源的一个只读记录,常用于版本控制。 Make Snapshot Current命令:用户恢复快照覆盖当前工程。由于该命令会将当前工程删除,所以使雨前一定要做好数据备份工作。 Apply project Properties命令:应用工程属性,会提示用于选择相应工程。 Source control常用于代冯的导入和导出,有 Export和 Import两个子命令。 (4) Source菜单 Source某单主要面向工程管理区,包含了对资源文件的各个操作,每个命令的操作也都可以在工程管理区单击右键弹出的对话框中 点击实现,包括:Opcn、Sε t as Top modulo、 Use Smart(uide、 Ncw partition、 Delete partition、 Partition propcrtics、 Partition forcc Remove、 Move to library以及 Properties等命令。 open命令:可打开所有类型的源文件,包括v、vhd、xco、xaw以及uef等格式。 Set as Top Module命令:用于将选中的文件设置成頂层模块。只有设置成顶层模块,才能对其综合、实现以及生成相应的二进制比 特流文件。 Use smartguide命令:允许用户在本次实现时利用上一次实现的结果,包括时序约束以及布局布线结果,可节省实现的时间,但前 提是工程改动不人 New Partition命令:新建分区,常用于区域约束 Delete partition命令:删除区域约束的分区 Partition properties命令:可设置分区属性,详细说明刻参考444节内容 Partition force侖令:包含“ Force Synthesis Out- of-data”和“ Force Implement Design Out-of-data”两个指令,分别用于分区综合和 增量设计。 Rεmove命令:把选中的文件从L程中删除,但仍保留在计算机硬盘上。 Move to library命令:将选中的源文件移动到相应的库中,以便建立用户文件库 Properties命令:查看源文件属性,有 Synthesis/ mplementation Only、 Simulation Only以及 Synthesislmp+ Simulation三种类型,其 中 Simulation Only类文件只能仿真,不能被综合。 (5) Process菜单 Process菜单包含了工程管理区的所有操作,每个命令的操作也都可以在过程管理区点击相应釣图标实现,包括: Inmolement Top Module、Run、Rrun、 Rerun All, Stop、 Open without updatin以及 Properties等命令。 Inclement Top Module命令:完成顶层模块的实现过程。 Run命令:在工程过程栏,选中不同的操作,点击改命令,可分别启动综合、转换、映射、布局布线等过程。 Rrun命令:重新运行Run指令执行的内容。 Rerun all命令:重新运行所有Run指令执行的内容。 Sop命令:停止当前操作,可中止当前操作,包括综合和实现的任一步骤。 Open Without Updating命令:改指令用丁打开相应上次完成的综合或实现过程所产生的文件 Properties命令:在工程过程烂,选中不同的操作,点击该命令,可设質不同阶段的详细参数。 (6) Windows菜单 Windows菜单的主要功能是排列所有窗口,使易看易管理。通过本菜单可以看到当前打开的所有窗口,并能直接切换到某个打开 的窗口。由于各命令操作简单,不再介绍。 7)Hep菜单 Help菜单主要提供ISE所有帮助以及软件管理操作,包括: Help Topics、 Software manuals、 Xilinx on the web、 Tutorials, Update Software Product Contiguration、 Tip of the Day、 WebUpdata以及 about 1命令 Help Topics命令:点击后,将自动调用浏览器打开ISE的帮助文档。 Sottware manuals命令:点击后,将自动打开PDF文件,通过超链接到用户感兴趣的软件使用文档,其内容比网页形式的帮助文档 要丰富。 Xilinx on the web命令:包括完整的Kinκ网络资源,可根据需要点击查看链接 Tutorials命令:包括本地快速入门ISE的说明文档和 Xilinx网站的入门教学内容,可点击查看。 Update Software Product Configuration命令:用于更新ISE软件的注册I,如果试用版用户在试用期间购买了正版软件,不用卸载 再重新安装,只需要通过该合令更换ID即可。 Tip cf the Day命令:每天湜示,可设置或关闭在每次启动ISE时,弹出刈话怛,列出ISE的最新功能和一个应用技巧。 Webupdata命令:点击该命令,可自动连接到xinx的官方网站,下载最近的软件包并提示用户安装。 About命令:点击该命令将弹出ISE的版本,包括主版本和升级号以及注册TD。 第2节HDL代码输入 4.21新建工程 首先打廾ISE,每次启动时ISE都会默认恢复到最近使用过的工程界面。当第一次使用时,由于此时还没有过去的工程记录,所以 程管埋区显示空自。选择 File I New Project选项,在弹出的新建上程对话框中的⊥程名称中输入“one2wo”。在⊥程路径中单击 Browse按键,当工程放到指定目录,如图4-7所示。 ase Hev Project Vizard-Create Hev Project 回区 Enter a Name and Location for the Project Project Name: Project Location anethol C: work\tSe\one2two Select the Type of Top-Level Source for the Project Top-Level Source Type HL More Info X Back[Next>[Cancel 图47利用ISE新建工程的示意图 然后点击“Next”进入下页,选择所使用的芯片类型以及综合、仿寘工具。计算机上所安装的所有用于仿真和合的第三方EDA 工具都可以在下拉菜单中戎到,如图48所示。在图中,我们选用了 virtex4-10芯片,并且指定综合工具为 Synplify( verilog),仿 真工具选为 Modelsin-sE mixed 园 er Project重 izard- Device Properties 包区 Select the Device and Design Flow for the Project Property lame value roduct Category A11 Family Wirte Device HC415 35 Pack么忍e FF668 Speed 10 Top-Level Sour ce Type 1mL Synthesis Tool Symplify (erilog Simulator ModelsinSE Mixed Enable Enhanced Design Summ ary v Enable Message Filtering Display Incremental Messages Hore Info L Back Hext >[Cancel 图4-8新建工程器件属生配置表 再点击“Nex”进入下一页,可以选择新建源代码文件,也可以直接跳过,进入下一页。第4页用于添加已有的代码,如果没有源 代码,点击“Ncxt”,进入最后一页,单击确认后,就可以建立一个完整的工程 4.22代码输入 在工程管理区任意位置单击鼠标右键,在弹出的菜单中选择“ New Soulεe”命令,会弹出如图49所示的 New Source对话框。 sd Hew Source izard- Select Source Type 围MFi1 CuChipScope Defini ti on and Connecti on File VIP CCoregen Architecture Wizard) LHEM Fil iMplementation Constraints File Schematic File name. i State Diagran oneata Test Bench冒 aveForm User Document °盘at10: v Verilog Module E: work\vire v6 M Verilog Test Fixture VHIL Module MOL Library VHDL Package MHDL Test Bench EMbedded Pr rocester 回 Add to project More Info Baek Next Caneel 图49新建源代码对话框 左侧的列表用于选择代码的类型,各项的意义如下所示: BMM File ChipScope definition and Connection File:在线逻分析仪 Chip Scope件类型,具有独特的优势和强大的功能,将在M张进行讨 论 IP( Coregen& Architecture Wizard):由ISE的 IP Core生成工具快速生成可靠的源代码,这是目前最流行、最快速的一神设计方法, 将在45节详细讨论 MEM File mplementation Constraints File:约束文件类型 Slate digram:状态图类型。 Test bench waveform:测试波形类型。 User document:用户文档类型。 Verilog module: Verilog模块类型。 Verilog test fixture: Verilog测试模块类型 VHDL Module:ⅤHDL模块类型。 VHDL Library:VHDL库类型 VHDL Packet:VHDL包类型 VHDL Test Bench:VHDL测试模块类型。 在代码类型中选择 Verilog module选项,在 File name文本框中输入ore2two,单击Next进入端口定义对话框,如图410所示。 园 ev Source izard- Define夏 module 回网 Module Name one2twol Port Name Direction Bus MSB Input input yl_out output y2_out output 0 Input input put nput Input 叼□回回□口口口口口口 input nput More Info L< Back[ Next >[Cancel 图410Ⅴ erilog模块端口定义对话框 其中 Module name就是输入的“one2two”,下面的列表框用于对端口的定文。“ Port namε”表示端口名称,“ Direction”表示端口 方向(可以选择为 Input、 output或 inout),MSB表示信号的最高位,LSB麦示信号的最低位,对于单位信号的MSB和LSB不用 填写。 定文了模块端口后,单啬“Next”进入下一步,点击“ Finish”按键完成创建。这样,ISE会自动创建一个 Verilog模块的例子,并 且在源代码编辑区内打开。简单的注释、模玦和端口定义已经自动生成,所剩佘的工作就是在模块中实现代码。填入的代码如下: module one2two(x_in, tlag, yl_out, y2_out); input [7: 0]x_in input flag: output [7: 0] yl_out; output [7: 0] y2_out ∥以下为手工添加的代码 assign yl_out= flag x_in: 8b0000_0000 assign y2_out=flag?8b0000-_0000: X_in; endmodule 42.3代码模板的使用 ISE屮内嵌的语言模垬气括了大量的开发实例和所有FPGA语法的介绍知举例,包括 Verilog hdl/HDL的常用模块、FPGA原语使 用实例、约東文件的语法规则以及各类指令和符号的说明。语言模板不仅可在设计中直接使用,还是FPGA开发最好的工具手册。 在ISE工具栏中点击图标,或选择菜单“ Edit I Language Templates”.都可以打开语言模板,其界面如图4-11所示。 白AEL 向 Verilog 团voL Language冒ep1at 图4-11ISE语言模版用户界面 界面左边有4项:ABEL、UCF、 verilog以及HDL,分别对应着各自的参考资料。其中ABEL语言主要用于GAL和IsP等器件 的编程,不用于FPGA丌发 以Ⅴ erilog为例,点击其前面的“+”号,会出现 Common constructs、 Device primitive instantiation、 Simulation constructs、 Synthesis Constructs以及 User Templates5个子项。其中第1项主要介绍 Verilog开发中所用的各种符号的说明,包括注释符以及运算符等。 第2项主要介绍 Xilinx原语的使用,可以最大限度地利用rrGA的鲠件资源。第3项给出了程序方真的所有指令和话句的说明和 示例。第4项给出了实际开发中可综合的 Verilog语句,并给出了大量可靠、实用的应用实例,PPGA开发人员应熟练掌握该部分 内容。 User Templates项是设计人员自己添加的,常用于在实际开发中统一代码风格。 下面以调用全局时钟缓冲器模版为例,给出语言模板的使用方法。在语言模板中,选择“ Device primitive instantiation fpga clock Components Clock Butters Global Clock Buffer(BUrG)”,即可看到调用全局时钟缓冲的小例代码,如图4-12所小 e白點L 岛UF In order to incorporate 台 verilog // Verilog the tol louing instance □ Cotton Constricts // instance in the body of the des CtsDevice Primitive Instantiation dee laration (BUFG inse) and/or the parenthesis tmay be che □cP connec this functioN FPGA and。 upwey muat be cc F ARithmetic Functions 台 ck Components /i <----Cut code Be low this ine---- clEek Buffers DIfferential Input Global Clock Baffer CBF // BUFGI Global clock Burter (eource AI1 FPGAS GLobal Cock Buffer /w EnaLle U2GCE) /A lInx NDL Langunge Temp late, vet BUFG BUTG inst Bsindeended input Global Clock Buffer (TBVRC .0(0), /c⊥ ck buffer out put E- V5 Lca Clock Ruffer SUZIo) I(II /y Clock burner input aavirter-45 R+eeml Clock Buffer UFR) e OClock Hu .Dalay Locked Loop irtex/E, Spartan II/IIE) End of BurG inst instantiation 主白DatC1 k Manager0") ,pHase Locked Loop LLJ e COnfig/ESCA Components 题H Lanuage Templates 图4-12全局时钟缓冲器的语言模板 …□ Common Constructs +-[Device Primitive Instantiation SImulation Constructs sYnthesis Constructs □ Always □ Attributes =.Coding Examples ACcumulators □ Arithmetic +-□ Basic Gates □Bi- directions1I/0 □c □ Counters +□ Decoders □E ncode □F1ipF1ps □ Logical Shifters +□Mise MUltiplexers -.FRAM -"(BlockRAM 中□ Dual Port 4.2.3 Xilinx iP core的使用 1. Xilinx ip core基本操作 IP Core就是预先设计好、经过严格测试和优化过的电路功能模块,如乘法器、FIR滤波器、PCI接等,并且一般采用参数可配置 的结构,方便用户根据实际情况来调用这些模坟。随着rPGA规模的増加,使用 IP core完成设计成为发展趋勢。 IP Core生成器( Core generator)是 Xilinx FPga设计中的一个重要设计工具,提供了大量成的、高效的 IP Core为用户所用,涵 盖了汽车工业、基本单元、通信和网络、薮宇信号处理、FPGA特点和设计、数学函数、记忆和存储单元、标准总线接口等8大类, 从简单的基本设计模块到复杂的处理器一应俱全。配合 Xilinx网站的P中心使用,能够大幅度减轻设计人员的工作量,提高设计 只靠性。 Core generator最重要的配置文件的后缀是.xco,既可以是输出文件叉可以是输入文件,包含了当前工程的属性和 IP Core的参数信 启动 Core generato有两神方法,一种是在ISE中新建P类型的源文件,另一种是双击运行[开始程序][ Xilinx ISE9li][ Accessories Core generator]。限于篇幅,本节只以调用加法器 IP Core为例来介绍第一种方法。 在工程管理区单击鼠标右键,在弹出的菜单中选择 New source,选中P类型,在 Flle name文本框中输入 adder(注意:该名字不 能出现英文的大写字母),然后点击Next按键,进入 P Core目录分类页面,如图4-13所示 Hew Source izard- Select IP +CAutomotive Industrial 口 Basic Elements 上□ Communication是 Networking DIgital Sigmal Processing *PPGA Features and Design eMath Functions a□ Accumulators eaDders Subtracters 4 Adder Subtracter v7. 0 +- Comparators t□Comp1 emeter雪 □ Conversions +CORDIC □ Divi ders t□ Floating Point More Info L<Back Next >[cancel 图4-13 IP Core目录分类页面 下面以加法器模块为例介绍详细操作。首先选中“ Math funcation adder& Subtracter adder subtracter v?.0”,点击“Next”进入下 页,选择“ Finish”完成配置。这时在信息显示区会出现“ Customizing l.”的提示信息,并弹出一个“ Adder subtracter”配置对 话棰,如图414所示 9 Parameters< Core Overview( Contact< Web Links lagiCQRA Adder Subtracter Component Name: adder Operation Add C Subtract C Add/Subtract ⊙NED B CUTE Port A Input options B IPN B Port A Width: 16 Valid Range: 1. 256 C IN Signed Unsigned Pin Port 8 Input options -CLK Port 8 width 16 Valid Range 1.256 C Signed Unsigned C Pin 厂 Constant value Hex Back Next> Page 1 of2 Generate Dismiss Data Sheet Version Info 图4-14加法器 IP Care配置对话框 然后,选中 adder,设置位宽为16,然后点击“ Generate”,信息显示区显示 Generating n…,直到吕现 Successfully generated adder

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hemmingway 很基础的东西,还行。。。。
2014-08-14
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saryuu 基本教程,没什么好说的, 当作参考用
2012-05-08
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