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QuartusII 警告信息解析
---- 一生随你
在 QuartusII 下进行编译和仿真的时候,会出现一堆 warning,有的可以忽略,
有的却需要注意,虽然按 F1 可以了解关于该警告的帮助,但有时候帮助解释的仍
然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨
论一下,免得后来的人走弯路.
下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点
帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢
1.Found clock-sensitive change during active clock edge at time <time> on register
"<name>"
原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载
等）在时钟的边缘同时变化。而时钟敏感信号是
不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑 vector source file
2.Verilog HDL assignment warning at <location>: truncated value with size
<number> to match size of target (<number>
原因:在 HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为 32 位,将
位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位
数
3.All reachable assignments to data_out(10) assign '0', register removed by
optimization
原因:经过综合器优化后，输出端口已经不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes
to this connectivity may change fitting results
原因:第 9 脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接
电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning
5.Found pins functioning as undefined clocks and/or memory enables
原因:是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。
主要是指你的某些管脚在电路当中起到了时钟管脚的
作用，比如 flip-flop 的 clk 管脚，而 此管脚没有时钟约束，因 此 QuartusII 把“clk”
作为未定义的时钟。
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