Verilog 单周期处理器
一、主要模块
1、PC（PC.v）
初始值：0x30000000
端口定义：
module PC(
input clk,//时钟
input reset,//同步复位
input [31:0]next,//下一条地址
output reg [31:0]IAddr=32'h00003000//当前指令地址
);
2、IM（im.v）
容量：32bit*1024 字，地址 10 位。只读，不可写。
端口定义：
module Instr_Memory(
input [9:0]RAddr,//指令地址后 10 位
output [31:0]RData//指令机器码
);
存储部件：reg [31:0] rom[0:1023];
初始化：$readmemh("code.txt",rom);
3、GRF（GRF.v）
0 号寄存器恒为 0
端口定义：
module GRF(
input clk,//时钟信号
input WEnable,//写使能
input reset,//同步复位
input [4:0]RAddr1,//读地址 1
input [4:0]RAddr2,//读地址 2
input [4:0]WAddr,//写地址
input [31:0]WData,//写数据
input [31:0]IAddr,//当前指令地址，仅用于控制台输出
output [31:0]RData1,//读数据 1
output [31:0]RData2//读数据 2
);
4、ALU（ALU.v）
端口定义：
module ALU(
input [31:0]op1,//操作数 1
input [31:0]op2,//操作数 2
input [3:0]sel,//功能选择
