Project4 VerilogHDL 完成单周期处理器开发
一、 设计说明
1. 处理器应 MIPS-Lite3 指令集。
a) MIPS-Lite3＝{MIPS-Lite2，addi，addiu， slt，j，jal，jr}。
b) MIPS-Lite2 指令集：addu，subu，ori，lw，sw，beq，lui。
c) addi 可以不支持溢出。
2. 处理器为单周期设计。
二、 设计要求
3. 单周期处理器由 datapath(数据通路)和 controller(控制器)组成。
a) 数据通路由如下 module 组成：PC(程序计数器)、NPC(NextPC 计算单元)、
GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单
元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。
b) IM：容量为 4KB(32bit×1024 字)。
c) DM：容量为 4KB(32bit×1024 字)。
4. Figure1 为供你参考的数据通路架构图。
a) 我们不确保 Figure1 是完全正确的；我们也不确保 Figure1 能够满足
MIPS-Lite3
b) 鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。
c) 如果你做了比较大的调整，请务必注意不要与要求 5 矛盾。
Figure1 数据通路(供参考)
