1. 在 Quartus 中对设计进行时序分析
2.1 TimeQuest 工具
Quartus® II TimeQuest Timing Analyzer 是一个功能强大的 ASIC 型时序分析工具，能够以工业标准方法
论来约束，分析和报告用户设计中所有逻辑的时序性能。这个工具是一个严格的静态工具，使用时不
需要搭建硬件环境及进行调试。本节将介绍如何使用 Quartus II TimeQuest Timing Analyzer 工具的图形化
功能来约束，分析及报告设计中的时序结果。
使用这个工具，我们要指定初始时序信息，包括时钟，时序例外以及信号传输中的到达和要求的时
间。我们通过后缀名为 sdc（Synopsys Design Constraints）的文件来指定时序要求，然后 The Quartus II
Fier 将优化逻辑布局等来满足我们的时序要求。
在时序分析过程中，Quartus II TimeQuest Timing Analyzer 分析设计中的每一条时序路径，计算每条
路径的延迟，检查是否存在时序违例，并且报告时序结果。一旦发现时序违例，可以精确定位到违例
路径的时序细节，然后用户约束它以纠正违例。如果时序分析没有报告违例，那么恭喜你，在这个器
件中的逻辑行为将与你的设计意图一致。
使用 TimeQuest 分析设计时序的一般步骤为：
图 使用 TimeQuest 分析设计时序的一般步骤
第一次编译时我们需要得到没有设置约束的时序结果，有助于我们给设计添加约束。第二次编译的
时序需要把包含指定时序要求的文件（后缀为 sdc 的文件）添加到工程文件中执行编译，这样工具就能
够按照我们的时序要求来进行映射了。
2.2 mequest 快速入门示例
下面我们按照 altera 公司所给的 mequest 快速入门教程示例来讲解该时序分析工具的大致用法。使
用的工具是目前使用最广泛的 quartusII9.1 版本提供的 TimeQuest 工具。
首先我们打开 quartus 工具的例程。在 quartus 工具中选择 File 下的 open project，选择 qdesigns 目录
下的 $r_$lter 工程。打开后我们能够看到如图示的模块结构图。
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