赛灵思 FPGA 的功耗优化设计.pdf
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14
赛灵思中国通讯
32
期
手把手课堂
：ＦＰＧＡ １０１
14
赛灵思中国通讯
32
期
赛灵思
FPGA
的功耗
优化设计
设计人员可利用多种工具和技术来满足功率预算要求
作者：Matt Klein
技术营销首席工程师
Xilinx, Inc.
matt.klein@xilinx.com
在过去的五六年时间里
，
IC
工艺从
130
nm
快速发展到 90
nm
并随后很快进
入当前的 65
nm
结点
，
工艺技术的每一
次进步都使得功率管理变得更为重要
。
在 130
nm
节点时
，
IC
生产商就开始注
意到晶体管的电流泄漏问题
，
即使在闲
置模式下
，
晶体管也存在由于电流泄漏
而带来的功率消耗
。
进入 90
nm
工艺时
代
，
IC
的工作电压进一步下降
，
但电流
泄漏问题更加严重
，
在器件的总功耗中
占有相当大的比重
。
对于 65
nm
工艺
，
这些趋势仍在延续
。
事实上
，
对 65
nm
工艺来说
，
电流泄漏问题如此严重
，
以
致许多设计师认为功率管理与实现性能
指标同样重要
。
传统上
FPGA
供应商的产品设计面
向范围广泛的应用
，
器件包含大量的高
速晶体管
，
因此
FP
GA
器件的功耗不容
小视
。
与其它采用最先进工艺进行设计
的
I
C
一样
，
FPGA
也采用了电流泄漏
较大的晶体管设计
。
然而
，
对于
PFGA
来说
，
设计人员可以充分利用其可编程
能力以及相关的工具来准确地估算功耗
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