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将图 5 - 23所示电路改为流水线的结构, 如图 5 - 24 所示, 即在两级串行组合逻辑之间嵌入触发器PIPE-FFS。
图 5 - 11 异步“清除”电路
对于如图所示的时钟分配电路, 为了减少时钟CLK1和CLK2之间的时钟偏移,可采用额外的缓冲器BUFG来降低CLK2的时钟偏移。
1 FPGA实现中的基本时延
图 5 - 16 异步输入信号同步化电路
这时需要分两种情况考虑:
图 5 - 6 不好的时钟分配电路
对于如图 5 - 17所示电路, 前后两个触发器之间为某一逻辑功能, CLK1和CLK2分别是前后两个触发器的时钟信号。
图 5 - 18 附加触发器以防止出现不确定态
1.
但是, 这样的电路并不能完全抑制时钟波形的变形。
但是, 这样的电路并不能完全抑制时钟波形的变形。
也可以反过来, 采用预期的时钟频率来决定电路设计中允许使用的CLB的串级数。
在同步逻辑电路的系统中, 如果存在两个时钟信号, 且对于包容于CLK1和CLK2之间的信号, 需要和CLK2信号同步。
(a) 不好的设计;
当CLK2-CE信号是高扇出时, 可省略BUFG缓冲器。
(b) 电路波形示意
但是, 直接用门控时钟来控制电路的状态变化, 由于各种原因造成的时钟信号的毛刺将直接影响电路的正常工作。
图 5 - 3 时序逻辑电路的输入信号波形
时序逻辑电路的输入信号有脉冲形式和电平形式两种, 如图 5 - 3所示。
按照输入信号形式的不同, 时序逻辑电路又可分为脉冲型和电平型。