推选软件可编程锁相环PPT资料.ppt

软件可编程锁相环（Software Programmable Phase-Locked Loop，简称SPPLL）是一种集成电路技术，用于频率合成和时钟管理。锁相环的核心是通过反馈机制维持输出信号与输入参考信号之间的相位同步，同时可以调整输出频率。在数字信号处理（DSP）和其他高速系统中，SPPLL扮演着关键角色，因为它能够提供精确、稳定的时钟信号。 锁相环的组成部分主要包括以下几个关键单元： 1. **锁相环乘法器（PLLM）**：PLLM是一个倍频器，它可以将输入参考时钟频率放大1到32倍，以生成更高频率的输出。这通常通过数字控制来实现，允许灵活地调整输出频率。 2. **分频器（D0, D1, D2, D3）**：这些是可编程的分频器，可以将时钟信号分频为1到32的任意倍数。分频器D0至D3的输出可以生成不同频率的SYSCLK1、SYSCLK2、SYSCLK3等内部时钟信号，满足系统内不同模块的需求。 3. **复位控制器**：在系统复位后，复位控制器会保持内部时钟信号稳定，直到参考时钟源（CLKIN或OSCIN）达到稳定状态。 初始化SPPLL的过程包括以下步骤： - **软件初始化**：在DSP复位后，需要通过软件对锁相环和控制器进行初始化。这通常涉及设置 PLLCSR 寄存器中的 PLLEN 和 PLLRST 位，以及可能需要对 PLLDIV0 到 PLLDIVn 寄存器编程，以设置分频器的倍率。 - **锁相环模式启用**：要启用锁相环模式（PLLEN=1），首先将PLLEN设为0进入禁止模式，等待4个PLLOUT或参考时钟周期，然后复位PLL（PLLRST=1），编程PLLDIV和PLLM，更新分频器比例系数，等待复位完成，再清除PLLRST，最后使能PLLEN。 - **旁路模式**：若需要旁路分频器D0和锁相环（PLLEN=0），则同样需要设置PLLRST，但不启用锁相环。 - **改变倍频/分频比率**：要调整锁相环的输出频率，可以通过修改PLLM的倍数或D0-D3分频器的分频比来实现。修改后，可能需要执行GO操作以确保新的设置生效。 - **参考时钟输入**：输入时钟源有两种，CLKIN是外部晶体振荡器的输入，而OSCIN是片上晶体振荡器的输出，它们为锁相环提供基准频率。 - **输出时钟**：锁相环的输出时钟包括AUXCLK、SYSCLK1、SYSCLK2和SYSCLK3，它们分别来自CLKIN和OSCIN的内部时钟输出、分频器D1、D2和D3的输出。 在系统从复位状态恢复时，某些初始化步骤可能不需要执行，因为复位过程已经完成了部分配置。然而，确保正确初始化锁相环是确保系统时钟稳定性、避免性能问题和错误的关键步骤。在软件编程锁相环时，必须仔细控制每个阶段，以确保时钟信号的准确性和一致性。