// 矩阵键盘——信号发生器 Verilog HDL
module xinhao (clk_1k, reset, clk_out0, clk_out4, clk_out65);
input clk_1k, reset ;
output clk_out0, clk_out4 ;
output [2:1] clk_out65 ;
reg [6:0] counter ; // 内部计数器
always @ (posedge clk_1k or negedge reset)
if (!reset) counter<=0 ; // 异步清零
else counter<=counter+1 ; // 计数器加 1
assign clk_out0=counter[0] ; // 引出 2 分频，用于编码时钟
assign clk_out4=counter[4] ; // 引出 32 分频，用于消抖时钟
assign clk_out65=counter[6:5] ; // 引出 32 分频序列信号，用于行编码
endmodule
