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提高 FPGA 设计效能的方法

随着 FPGA 密度的增加，系统设计人员能够开发规模更大、更复杂的设计，

从而将密度优势发挥到最大。这些大规模设计基于这样的设计需求需要在无线

通道卡或者线路卡等现有应用中加入新功能，或者通过把两种芯片功能合并到

一个器件中，减小电路板面积，或者针对新应用开发新设计。

这些不同的设计含有应用程序已有代码，或者是对延时要求较高的 DSP。对

于这类设计，综合工具可能无法优化设计，使其达到最优，导致关键通路出现

较长的延时。关键通路延时较长的原因在于逻辑综合工具依靠估算的延时来综

合设计。

这些延时较长的关键通路带来了时序逼近问题，导致性能劣化，迫使设计人

员重新编写 RTL 代码以改进这些延时较长的关键通路。此外，用户在得到满足

时序规范的最佳 RTL 代码之前，还需要进行多次迭代。这就进一步推迟了产品

面市时间。

逻辑利用率较高的设计中出现的另一问题是布线拥塞。设计人员必须重新编

写 RTL 或者在布局布线工具中尝试不同的设置，以提高这些关键通路的性能。

这种尝试出错的方法也导致产品推迟面市，降低了效能。

设计人员在进行时序逼近时，这两个问题的确是很大的挑战，时序逼近成为

系统设计人员面临的主要难题。能够同时解决这两个问题并提高性能的一种解

决方案是采用物理综合工具。物理综合工具由 FPGA 供应商提供，有时也由第

三方 EDA 工具供应商提供。物理综合工具的主要功能是以尽可能少的迭代次

数，通过减少关键通路的数量来提高时序逼近(即性能)，从而缩短了产品面市

时间。

物理综合工具的设计流程如图 1 所示，按以下方式进行工作。逻辑综合工具

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