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XILINX FPGA 硬件设计总结 FPGA 配置流程可以分为三个部分：设置、加载、启动。复位结束配置开始有多种方式，使 FPGA 的配置进入这一过程。在上电时，电压达到 FPGA 要求之前，FPGA 内部的上电复位模块将使 FPGA 保持在复位状态；外部控制 PROG_B 引脚出现一个低脉冲也可以使 FPGA 保持在复位状态。清除配置存储内容这一步称为初始化，当 FPGA 复位结束，配置存储器的内容会被自动清除。在这个步骤中，除配置专用接口外，FPGA I/O 均被置于高阻态。在整个初始化过程中，INIT_B 引脚被置低并在初始化结束后恢复高电平。 采样控制信号初始化结束后，INIT_B 信号回到高电平。FPGA 开始采集模式选择引脚 M[1:0] 和变量选择引脚 VS。如果为主动模式，FPGA 很快就会给出有效的 CCLK。VS 信号只在主动 BPI 及其 SPI 模式中生效。此时，FPGA 开始在配置时钟的上升沿对配置数据进行采样。 同步化每一个 FPGA 配置数据流都有一个同步头，它是一段特殊的同步字。同步字主要用于帮助 FPGA 确定正确的数据位置。同步字之前的配置数据都会被 FPGA 忽略，也就是 FPGA 仅仅在同步化之后才正式开始接收配置数据。一般而言，同步字都是由 0/1 数目相同的二进制数组成的，如 Spartan3 为 AA995566。 ID 检查 FPGA 同步化后，会自动检测配置流中的器件 ID 和目标器件 ID 是否一致。这一步确保了 FPGA 不会被错误的配置流误配置。32 位的 ID 中包含了 28 位的特征值和 4 位掩码。特征值包括厂商信息、器件族、器件规模等。当器件 ID 检查遇到问题时，FPGA 会将内部寄存器的第一位 ID_Err 置高，软件也会显示错误信息。 载入配置内容在 ID 检查顺利通过后，FPGA 开始加载配置数据。CRC 校验在加载数据过程中，FPGA 会对每一帧数据进行 CRC 校验。如果失败，FPGA 会将 INIT_B 信号拉低并终止配置过程。 启动序列 FPGA 配置数据加载完后，FPGA 进入启动序列。启动序列事件的默认顺序为先释放 DONE 引脚，然后激活 I/O，最后启动写使能。实际使用中，可以通过 BitGen 参数对启动顺序进行设置来满足不同的需求。 XILINX 7 Series FPGA 配置模式包括 Serial、SelectMAP、SPI、BPI 模式等。SelectMAP 模式 FPGA 没有地址线与 Flash 相连，Flash 内部使用 FPGA 提供的 CCLK 依次递增；BPI 模式 FPGA 直接提供 23 位地址 A0-A22 给 Flash，这样在 BPI 模式下，Flash 除了可以存放 FPGA 程序，在 FPGA 程序加载运行后还可用来随机存储普通数据。该 7 种模式可分为 3 大类，1. JTAG 模式（可归为从模式）；2. 主模式；3. 从模式。主模式又划分为 master serial 模式、master parallel 模式等。