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Verilog数字电子技术课程设计报告-交通灯设计.docx
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江 苏 科 技 大 学
数字电子技术课程设计报告
姓 名:
学 号:
学 院: 电子信息学院
专 业: 电气工程及其自动化
日期: 2015 年 6 月 27 日
1
课题一 数字电子钟
任务
:用文本法或图形法设计一个能显示时、分、秒的数字电子钟
要求:1 设计由 20mhz 有源晶振电路产生标准信号的单元电路
2 时为 00~23 二十四进制计数器,分、秒为 00~59 六十进制计数器;
3 能够显示出时、分、秒;
4 具有清零,调节分钟的功能;
5 模拟钟摆功能
6 具有整点报时功能,整点报时的同时声响电路发出叫声;
7 对时、分、秒单元电路进行仿真并纪录;
8 选作部分:具有定时闹钟功能,可在任意设定一时间,到时间自动提
醒,通过声响电路发出叫声。
分步模块设计如下:
1、 分频器
程序
module div(clk_20M,clk_1000,clk_100,clk_10,clk_1);
input clk_20M;
outputreg clk_1000,clk_100,clk_10,clk_1;
reg [15:0]cnt1;
reg [2:0]cnt2,cnt3,cnt4;
always @(posedge clk_20M) //得到 1000Hz 的信号,并且占空比为
50%
begin
if(cnt1==9999)
begin
cnt1<=16'b00000000000000
00;
clk_1000<=~clk_1000;
2
end
else cnt1<=cnt1+1'b1;
end
always @(posedge clk_1000) //得到 100Hz 的信号,并且占空比为 50%
begin
if(cnt2==4)
begin
cnt2<=3'b000;
clk_100<=~clk_100
;
end
else cnt2<=cnt2+1'b1;
end
always @(posedge clk_100) //得到 10Hz 的信号,并且占空比为 50%
begin
if(cnt3==4)
begin
cnt3<=3'b000;
clk_10<=~clk_10;
end
else cnt3<=cnt3+1'b1;
end
always @(posedge clk_10)
begin
//得到 1Hz 的信号,并且占空比为 50%
if(cnt4==4)
begin
cnt4<=3'b000;
3
clk_1=~clk_1;
end
else cnt4=cnt4+1'b1;
end
endmodule
2,、六十进制计数器
程序 :
秒针计数:
module count60(clk,ctr,reset,out,full1,out_m);
inputclk,reset,ctr;
outputreg [7:0]out;
outputreg full1,out_m;
wire CP;
or A(CP,clk,ctr);
always @(posedge CP or negedge reset)
begin
if(~reset)out<=8'b00000000;
else
begin
if(out>=59)
begin
out<=8'b00000000;
full1<=1'b1;
end
else
begin
out<=out+1'b1;
full1<=1'b0;
end
4
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