Ncverilog 的一些经验.docx

Ncverilog是一款广泛使用的Verilog HDL仿真器，由 Cadence 公司提供，用于验证数字集成电路的设计。本文将详细介绍Ncverilog的一些关键功能和使用经验。 1. **命令行选项与库管理** - `-f run.f`：指定包含编译命令的文件，这通常用于组织复杂的编译流程。 - `-v lib/lib.v`：添加库文件`lib.v`，用于编译过程。 - `-y lib2`：添加库目录`lib2`，系统会自动搜索该目录下的`.v`文件。 - `+libext+.v`：指定库文件的扩展名，这里是`.v`。 2. **信号记录与波形分析** - **SHM数据库**：通过`$shm_open`、`$shm_probe`和`$shm_close`等系统任务，可以记录信号的变化。`A`、`S`、`C`、`AS`、`AC`、`AM`、`AMS`、`AMC`等选项分别表示不同级别的信号和内存记录。 - **VCD数据库**：使用`$dumpfile`和`$dumpvars`来打开数据库并指定记录的信号。`0`表示记录所有深度，`1`表示只记录一级深度。 - **Debussy fsdb数据库**：配合Debussy工具进行调试，需设置环境变量`LD_LIBRARY_PATH`，并使用`+ncloadpli1`选项启动ncverilog。`$fsdbDumpfile`和`$fsdbDumpvars`用于记录fsdb格式的波形数据。 3. **编译顺序** - 文件的编译顺序很重要，特别是当一个文件依赖于另一个文件中的定义时，应按照从后到前的顺序进行，例如`ncverilog file2 file1`。 4. **信号强制赋值** - `force`语句用于在初始或always块中强制给信号赋值，例如`force sig1 = 1'b1`。这在某些特定场景下非常有用，比如模拟故障条件。 - `release`语句用于取消强制赋值，如`release sig1`。 - `force`可以作用于`wire`（网线）和`reg`（寄存器），对`wire`赋值会影响所有连接到该网络的元件。 5. **调试与运行模式** - Ncverilog提供了三步模式和单步模式，对应于`multiple step`和`s`命令，便于用户在调试过程中控制程序的执行流程。 6. **其他功能** - `+access+rw`参数：确保在记录波形时有读写权限，否则可能会遇到权限问题。 7. **图形界面与shell版本** - Ncverilog是基于命令行的，而nclaunch是带有图形用户界面的版本，两者都调用相同的内核，但nclaunch提供了更直观的操作方式。 总结来说，Ncverilog作为一款强大的Verilog仿真工具，提供了丰富的命令行选项和调试功能，使得设计验证更加高效和精确。了解和掌握这些使用经验，能帮助工程师更好地管理和调试Verilog代码，提高设计验证的效率。在实际工作中，根据项目需求和团队协作的习惯，灵活运用这些技巧，可以显著提升工作效率。