Cadence 中 Verilog 的一些使用方法
一 学习 Verilog 的必要性
随着电路规模的增大和复杂 传统的图形输入模式已不可行 语言描述电路成为潮
流 它的方便性和好的更改性 维护性在实践中得到很好的体现 尤其现在强大的
综合工具 和系统集成对核的需求性使 Verilog 更有用武之地 每个硬件工程师应
该学习掌握它
二
Verilog 的文本编辑器
在进入 Cadence 后在命令行中键入
textedit *.v↙
(此处*为文件名
在 textedit 命令后应带上文件名)
键入上述命令后进入文本编辑框 和 Windows 中常用的文本编辑框很象
图 1 textedit 文本编辑框界面
图中的主菜单 File
View Edit Find 及各自底下的子菜单和 Windws 中的
文本编辑器差不多 使用方法相似 这里就不多说了 编好程序保存可以进
行后续工作了
三
Verilog 的模拟仿真
1 命令的选择
在命令行中键入
verilog↙
会出现关于此命令的一些介绍
如下
-f <filename> read host command arguments from file.
-v <filename> specify library file
-y <filename> specify library directory
-c compile only
-s enter interactive mode immediately
-k <filename> set key file name
-u convert identifiers to upper case
-t set full trace
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