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可以控制加减的十二进制计数器
可以控制加减的十二进制计数器
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用于数电实验作业，可以通过控制开关，使进行十二进制的加减法，并且在七段数码管上显示。主要用于SYSU的数电作业。
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很好的数电课程设计：内容有：十三进制同步减法计数器，串行序列信号检测器，六进制同步加法计数器。设计准确。希望对课设的朋友有帮助。
protues仿真的简单计数器
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该计数器采用最简单的芯片完成，可设置16以内的进制。注意需使用较高版本的protues打开
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aliyk_post_ok:阿里远控，已成功测试，可以控制模块开关，修改二进制中的******密钥和ID即可
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aliyk_post_ok 阿里远控，已成功测试，可以控制模块开关，修改二进制中的******密钥和ID即可
最近再想做权限的控制,写了一个小程序.有兴趣的朋友可以下载看看用二进制做权限设置.
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NULL 博文链接：https://374016526.iteye.com/blog/854558
两位16进制加减可逆计数器工程包
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时序逻辑电路实验：两位16进制加减可逆计数器工程包 包含VHDL源码、引脚配置等所有工程文件，完美测试
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十二进制计数器，max + plusII…… vhdl语言 和 原理图 都有
同步十二进制加法计数器.zip
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本电路实现了同步十二进制加法计数器的功能. 该电路的设计是为了给电子钟模型电路提供技术支持, 初学同步时序逻辑电路的朋友应仔细推敲该例的设计, 以更快地掌握同步时序逻辑电路地设计方法.
verilog加减法置数计数器
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verilog硬件描述加减法可置数计数器
异步十二进制加法计数器(上升沿触发)(D).zip
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本电路实现了异步十二进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).
50进制计数器
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50进制计数器，异步置数，同步置位，CLK RST RET都是低电平触发，个位十位同时计数，带CY输出。代码中有解释，啥也不说了，都在WORD里了。
10位计数器（异步复位）的verilog HDL程序
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采用异步复位的十进制计数器，捕捉到reset的低电平时清零而不用等待时钟的上升沿到来.
EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）
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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。
10进制加减计数器状态机的VHDL设计
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10进制加减计数器状态机的VHDL设计，有源程序的
用VHDL设计100进制加减计数器
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这是用VHDL设计的100进制的加减计数器
实验二含异步清0和同步使能的4位加法计数器
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我们用的教材是 清华大学出版社 潘松编著
JK触发器--VHDL
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使用VHDL编程实现了JK触发器的功能，可以将其下载到FPGA中进行实验
verilog4位计数器
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这是使用verilog写的4位计数器，适用于初学者，程序可根据实际需要进行修改
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EDA实验报告 异步清除十进制加法计数器的设计
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异步清除是指复位信号有效时，直接将计数器的状态清零。在本设计中，复位信号为clr，低电平有效；时钟信号时clk，上升沿是有效边沿。在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。
VHDL12进制计数器及仿真代码
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