浙江大学计算机体系结构课程实验.rar

浙江大学计算机体系结构课程实验 按照课程要求独立完成的 MIPS 流水线 CPU 实现。目前已实现 31 条指令和 Stall/Forwarding。 本项目的开发使用 Nexys 3 开发板进行，但应当可以很简单地移植到其他开发板。 项目代码采用了较长的命名，是为了将原本意义不明显、需要常常查看注释或原理图的变量名称，转变为清晰、不容易出错的名称，由此项目编码过程中未出现过代码逻辑错误。 命名规则的统一使得线路功能和归属清晰可靠，而代码中的缩进、空行分块和前后顺序等排版也尽量追寻体现代码之间的逻辑关系，便于阅读和维护。 项目代码始终尽量采用推荐的 Verilog 实践，例如新的模块声明方式。 本项目中大部分代码逻辑都在 *Stage.v 中，而 *Registers.v 和 Cpu.v 均为生成的代码。