基于FPGA和SOPC的多功能数字钟设计
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2011-03-07
19:17:16
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基于 FPGA 和 SOPC 的多功能数字钟设计
摘要：本文基于硬件描述语言 VHDL，采用自顶向下设计的思想，综合了 FPGA
和 SPOC 技术，完成了一种具有校时、计时功能的数字钟设计方案。应用了
VHDL 硬件描述语言的模块化设计，在 FPGA 中实现了数字钟分频和计数模块的
设计，然后将数据在 SOPC 中完成译码与显示。本设计下载到 EP2C35 平台上，
结果显示运行正确。
关键字：FPGA SOPC 数字钟 VHDL 语言
0 引言
随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、工
业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，现场可编程阵
列（FPGA,Field Programmable Gate Array）技术正以惊人的速度上升
[1]
[2]
。SOPC 是可编程芯片系统（System On a Programmable Chip）的缩写，
就是在一个可编程芯片上实现一个电子系统的技术。SOPC 是可编程逻辑器件技
术和 SOC 技术发展与融合的产物。本文即介绍如何利用 VHDL 在 QuartusII8.0
环境中完成数字钟数字前端的设计，并利用其仿真工具进行了对应模块的综合与
仿真，然后在 NiosII 软核处理器中完成数字钟计数数据的译码和驱动数码管显示
任务，最终下载到 Terasic 公司的 DE2 平台上进行验证。
1 设计原理
数字钟的电路原理框图如图 1 所示。
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