VHDL的特点详细介绍资源-CSDN文库

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6.1 VHDL 概述

6.1.1 VHDL 的特点

VHDL 是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统

的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。除了含有许多具有硬

件特征的语句外，其形式、描述风格及语法十分类似于计算机高级语言。VHDL 程序将一

项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间

逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言

（HDL）的基本特征。当一个设计项目定义了外部界面（端口），在其内部设计完成后，

其他的设计就可以利用外部端口直接调用这个项目。VHDL 的主要特点如下：

（1）作为 HDL 的第一个国际标准，VHDL 具有很强的可移植性。

（2）具有丰富的模拟仿真语句和库函数，随时可对设计进行仿真模拟，因而能将设计

中的错误消除在电路系统装配之前，在设计早期就能检查设计系统功能的可行性，有很强

的预测能力。

（3）VHDL 有良好的可读性，接近高级语言，容易理解。

（4）系统设计与硬件结构无关，方便了工艺的转换，也不会因工艺变化而使描述过时。

（5）支持模块化设计，可将大规模设计项目分解成若干个小项目，还可以把已有的设

计项目作为一个模块调用。

（6）对于用 VHDL 完成的一个确定设计，可以利用 EDA 工具进行逻辑综合和优化，

并能自动地把 VHDL 描述转变成门电路级网表文件。

（7）设计灵活，修改方便，同时也便于设计结果的交流、保存和重用，产品开发速度

快，成本低。

VHDL 是一种快速的电路设计工具，其功能涵盖了电路描述、电路合成、电路仿真等

设计工作。VHDL 具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门电路

级三个不同层次的设计，能够完成从上层到下层（从抽象到具体）逐层描述的结构化设计

思想。

用 VHDL 设计电路主要的工作过程是：

1）编辑。用文本编辑器输入设计的源文件（为了提高输入效率，可用某些专用编辑

器）。

2）编译。用编译工具将文本文件编译成代码文件，并检查语法错误。

3）功能仿真（前仿真）。在编译前进行逻辑功能验证，此时的仿真没有延时，对于初

步的功能检测非常方便。

4）综合。将设计的源文件用自动综合工具由语言转换为实际的电路图（门电路级网

表），但此时还没有在芯片中形成真正的电路，就好像是把设计者脑海中的电路画成了原

理图。

5）布局、布线。用已生成的网表文件，再根据 CPLD（或 FPGA）器件的容量和结构，

用自动布局布线工具进行电路设计。首先根据网表文件内容和器件结构确定逻辑门的位置

然后再根据网表提供的门连接关系，把各个门的输入输出连接起来，类似于设计 PCB（印

刷电路板）时的布局布线工作。最后生成一个供器件编程（或配置）的文件，同时还会在

设计项目中增加一些时序信息，以便于后仿真。

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