【免费】EDA实验-实用计数器的设计_实用计数器的设计资源-CSDN文库

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电子设计自动化实验报告

院（系）专业年级

姓名学号实验日期

指导老师实验成绩

实验题目：实用计数器的设计

一、实验目的

1) 熟悉 Quartus 环境，了解工程的建立，工程的各个参数的意义。

2) 熟悉 Quartus 软件的基本功能和操作技巧，理解数字逻辑电路原理和设计方法

3) 掌握 VHDL 语言的基本语法和编写规则，能够快速编写、模拟和调试数字逻辑电路

程序

4) 掌握 Quartus 软件对数字逻辑电路的设计，编译，查错，纠错。

5) 掌握 Quartus 软件对数字逻辑电路的仿真，并能通过仿真对源程序进行修改调试。

6) 了解计数器的原理，学习计数器的设计，并对计数器的工程文件进行仿真。

7) 设计 10 进制计数器，并对其进行功能仿真和逻辑分析。

8) 设计 50-（学号后两位）进制计数器，并对其进行功能仿真和逻辑分析

9) 熟悉并掌握 SignalTap II 的使用方法，会用 SignalTap II 进行一些简单的功能分析。

二、实验原理

计数器的定义

计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。

计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。

计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加

法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又

可分为二进制计数器、十进制计数器和任意进制计数器。

计数器的工作原理

1 、二进制计数器

（ 1 ）异步二进制加法计数器图 1 所示为用 JK 触发器组成的 4 位异步二进制加

法计数器逻辑图。图中 4 个触发器 F 0 ~F 3 均处于计数工作状态。计数脉冲从最低

位触发器 F 0 的 CP 端输入，每输入一个计数脉冲， F 0 的状态改变一次。低位触发

器的 Q 端与高位触发器的 CP 端相连。每当低位触发器的状态由 1 变 0 时，即输

出一负跳变脉冲时，高位触发器翻转。各触发器置 0 端 R D 并联，作为清 0 端，清 0

后，使触发器初态为 0000 。当第一个计数脉冲输入后，脉冲后沿使 F 0 的 Q 0 由 0 变

1 ，F 1 、F 2 、F 3 均保持 0 态，计数器的状态为 0001 ；当第二个计数脉冲输入后，

Q 0 由 1 变为 0 ，但 Q 0 的这个负跳变加至 F 1 的 CP 端，使 Q 1 由 0 变为 1 ，

而此时 F 3 、 F 2 仍保持 0 状态，计数器的状态为 0010 。依此类推，对于 F 0 来说，

每来一个计数脉冲后沿， Q 0 的状态就改变，而对于 F 1 、 F 2 、 F 3 来说，则要看

前一位输出端 Q 是否从 1 跳到 0 ，即后沿到来时，其输出端的状态才改变，否则 Q

1 、 Q 2 、 Q 3 端的状态同前一个状态一样。这样在第 15 个计数脉冲输入后，计数

器的状态为 1111 ，第 16 个计数脉冲输入，计数器恢复为 0000 。

由上述分析可知，一个 4 位二进制加法计数器有 2 4 =16 种状态，每经过十六个计数脉

冲，计数器的状态就循环一次。通常把计数器的状态数称之为计数器的进制数(或称计

数器的模)，因此，4 位二进制计数器也可称之为 1 位十六进制(模 16)计数器。表 1 所示

为 4 位二进制加法计数器的状态表。计数脉冲和各触发器输出端的波形如图 2 所示。

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