数电实验4 (2).docx
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2022-07-14
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P.
实验名称：实验 4 时序逻辑电路设计 姓名： 学号：
一、实验目的
1.加深理解时序电路的工作原理。
2.学习时序电路的设计与调试。
3.了解时序集成电路的应用。
二、实验原理
1.用 JK 触发器设计同步六进制加法计数器
根据时序逻辑电路的设计思路，设计的步骤基本如下：
(a)根据功能画出状态转换图
(b)列出状态转换表，得出对 JK 的要求
(c)用卡诺图求得 J、K 的逻辑函数表达式为：J2=Q0Q1,K2=Q0,J1=（Q2 非）Q0,K1=Q0,J0=K0=1;
(d)最后得到如下所示的逻辑电路图：
2. 中规模集成计数器设计六进制加法计数器
(a)74HC161 引脚排列：
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