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UCIe-Rev1p0-Consortium-Feb24th-2022-Final
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For learning only
Universal Chiplet Interconnect
Express (UCIe)
Specification Revision 1.0
Februrary 24, 2022
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Universal Chiplet Interconnect express (UCIe)
Specification
UCIe Specification Revision 1.0 2
Februrary 24, 2022
Property of Universal Chiplet Interconnect Express (UCIe) 2022
For learning only
UCIe Specification Revision 1.0 3
Februrary 24, 2022
Property of Universal Chiplet Interconnect Express (UCIe) 2022
Universal Chiplet Interconnect express (UCIe)
Specification
Contents
1.0 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.1 UCIe Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.1.1 Protocol Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.1.2 Die-to-Die (D2D) Adapter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.1.3 Physical Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.1.4 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.2 UCIe Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.2.1 Single module configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.2.2 Multi Module Configurations: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.3 UCIe Retimers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
1.4 UCIe Key Performance Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
1.5 Interoperability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.0 Protocol Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.1 PCIe 6.0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.1.1 Raw Mode for PCIe 6.0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.1.2 Flit Mode: Standard 256B Flit for PCIe 6.0 . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.2 CXL 3.0 256B Flit Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.2.1 Raw Mode for "CXL 256B Flit Mode" . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.2.2 Flit Mode: Latency-Optimized 256B Flit for "CXL 256B Flit Mode" . . . . . . . . . 28
2.2.3 Flit Mode: Standard 256B Flit for "CXL 256B Flit Mode" . . . . . . . . . . . . . . . . 29
2.3 CXL 2.0 or "CXL 68B-Enhanced Flit Mode". . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.3.1 Raw Mode for CXL 2.0 or "CXL 68B-Enhanced Flit Mode" . . . . . . . . . . . . . . . 30
2.3.2 Flit Mode: 68B Flit for CXL 2.0 or "CXL 68B-Enhanced Flit Mode" . . . . . . . . . 30
2.4 Streaming protocol. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.4.1 Raw Mode for Streaming protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.5 Summary of supported modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.0 Die-to-Die Adapter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.1 Link Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.1.1 Stage 3 of Link Initialization: Adapter Initialization . . . . . . . . . . . . . . . . . . . 34
3.2 Modes of operation and Protocols. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.2.1 Raw Mode for all protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.2.2 CXL 2.0 or "CXL 68B-Enhanced Flit Mode" . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.2.3 PCIe 6.0 or "CXL 256B Flit Mode" with Standard 256B Flit . . . . . . . . . . . . . . 41
3.2.4 "CXL 256B Flit Mode" with Latency-Optimized 256B Flit . . . . . . . . . . . . . . . . 44
3.3 Decision table for protocol and flit format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
3.4 State Machine Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.5 Power Management Link States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.6 CRC Computation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.7 Retry Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.8 Runtime Link Testing using Parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.0 Logical Physical Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.1 Data and Sideband Transmission Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.1.1 Byte to Lane Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.1.2 Valid Framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.1.3 Clock Gating. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.1.4 Free Running Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
For learning only
UCIe Specification Revision 1.0 4
Februrary 24, 2022
Property of Universal Chiplet Interconnect Express (UCIe) 2022
Universal Chiplet Interconnect express (UCIe)
Specification
4.1.5 Sideband transmission. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.2 Lane Reversal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.2.1 Lane ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
4.3 Interconnect redundancy remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.3.1 Data Lane repair . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.3.2 Data Lane repair with Lane reversal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
4.3.3 Data Lane repair implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
4.3.4 Clock and Track Lane remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
4.3.5 Clock and Track Lane repair implementation . . . . . . . . . . . . . . . . . . . . . . . 70
4.3.6 Valid Repair and implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
4.3.7 Width Degrade in Standard Package Interfaces. . . . . . . . . . . . . . . . . . . . . . 73
4.4 Data to Clock Training and Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
4.4.1 Scrambling and training pattern generation . . . . . . . . . . . . . . . . . . . . . . . . 75
4.5 Link Initialization and Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
4.5.1 Link Training basic operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
4.5.2 Link Training with Retimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.5.3 Link Training State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
4.6 Run time Recalibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
4.7 Multi-module Link. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
4.7.1 Multi-module initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
5.0 Electrical Layer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.1 Interoperability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.1.1 Data rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.2 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.2.1 Interface Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.2.2 Electrical summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
5.3 Transmitter Specification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
5.3.1 Driver Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
5.3.2 Transmitter Electrical parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
5.3.3 24.0, and 32.0 GT/s Transmitter Equalization. . . . . . . . . . . . . . . . . . . . . . 116
5.4 Receiver Specification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
5.4.1 Receiver Electrical Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
5.4.2 Rx Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
5.4.3 24.0, and 32.0 GT/s Receiver Equalization . . . . . . . . . . . . . . . . . . . . . . . . 121
5.5 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
5.5.1 Track. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
5.6 Supply noise and clock skew . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
5.7 Ball-out and Channel Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
5.7.1 Voltage Transfer Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
5.7.2 Advanced Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
5.7.3 Standard Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
5.8 Tightly-coupled mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
5.9 Interconnect redundancy remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
5.9.1 Advanced Package Lane remapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
5.9.2 Standard Package Lane remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
5.10 BER requirements, CRC and retry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
5.11 Valid and Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
5.12 Electrical Idle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
5.13 Sideband signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
5.13.1 Sideband Electrical Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
For learning only
UCIe Specification Revision 1.0 5
Februrary 24, 2022
Property of Universal Chiplet Interconnect Express (UCIe) 2022
Universal Chiplet Interconnect express (UCIe)
Specification
6.0 Sideband . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.1 Protocol specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.1.1 Packet Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.1.2 Packet Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
6.1.3 Flow Control and Data Integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
6.1.4 Operation on RDI and FDI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
7.0 Configuration and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
7.1 High level Software view of UCIe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
7.2 SW Discovery of UCIe Links. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
7.3 Register Location Details and Access Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . 164
7.4 Software view Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
7.5 UCIe Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
7.5.1 UCIe Link DVSEC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
7.5.2 UCIe Switch Register Block (CiSRB) DVSEC Capability . . . . . . . . . . . . . . . . 186
7.5.3 D2D/PHY Register Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
7.5.4 Test/Compliance Register Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
7.5.5 Implementation Specific Register Blocks . . . . . . . . . . . . . . . . . . . . . . . . . 214
7.6 MSI and MSI-X Capability in Hosts/Switches for UCIe interrupt . . . . . . . . . . . . . . . 215
8.0 Interface Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
8.1 Raw Die-to-Die Interface (RDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
8.1.1 Interface reset requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
8.1.2 Interface clocking requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
8.1.3 Dynamic clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
8.1.4 Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
8.1.5 RDI State Status Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
8.1.6 RDI bring up flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
8.1.7 RDI PM flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
8.2 Flit-Aware Die-to-Die Interface (FDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
8.2.1 Interface reset requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
8.2.2 Interface clocking requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
8.2.3 Dynamic clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
8.2.4 Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
8.2.5 FDI State Status Machine. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
8.2.6 Rx_active_req/Sts Handshake . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
8.2.7 FDI Bring up flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
8.2.8 FDI PM Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
8.3 Common rules for FDI and RDI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
8.3.1 Stallreq/Ack Mechanism. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
8.3.2 State Request and Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
8.3.3 Example flow diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
9.0 Compliance and Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Appendices
A CXL/PCIe Register applicability to UCIe. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
BCRC Code Generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
C AIB Interoperability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
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