单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计.docx资源-CSDN文库

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1. 引言

单光子探测技术可应用于 3 维测距

[1]

、3 维成像

[2]

、荧光寿命成像

[3]

，是一种具有广泛

应用前景的 3 维探测技术。盖革雪崩光电二极管具有单光子探测灵敏度

[4,5]

，基于该类型二

极管阵列的无扫描激光雷达具有探测灵敏度高、光机结构紧凑、探测效率高等优势，正逐

渐成为一种重要的激光雷达技术方案

[6,7]

。

探测系统通过计量光子飞行时间(Time of Flight, ToF)计算距离，激光器向被测场景发

出激光并启动计时器计时，激光到达被测物体后返回，探测器接收到回波信号停止计时，

通过光子飞行时间可计算探测距离。ToF 由盖革雪崩焦平面内的读出电路(ReadOut

Integrated Circuit, ROIC)芯片记录、存储和输出

[8]

，其中时间-数字转换电路是 ROIC 内的关

键模块，决定盖革雪崩焦平面的时间分辨率

[9,10]

。随着读出电路阵列规模增大，时钟信号经

过复杂路径传递到每个像素单元存在延迟不匹配、时钟偏斜等问题

[11]

，导致各像素计时不

均匀、计时精度恶化等问题。为解决时钟偏斜问题，大多数高速系统采用锁相环(Phase

Locked Loop, PLL)或者延迟锁相环(Delay Locked Loop, DLL)获得稳定的高速时钟信号

[12,13]

。与 PLL 相比，DLL 不会累计相位误差且为单极点稳定系统，具有更好的抗抖动性能

和稳定性

[14]

，因此低抖动、快速锁定的 DLL 更适用于盖革雪崩单光子探测系统的计时需求

[15]

。此外，考虑到高速时钟信号对路径延迟有更严格要求，为提升全局像素计时的一致

性，需设计满足阵列应用的时钟树结构使得时钟信号能够等延迟到达每个像素单元。

本文提出一种可用于 64×64 规模盖革雪崩焦平面的时钟电路，采用 DLL 和时钟树方

案，经压控延迟链(Voltage Control Delay Line, VCDL)生成的多路分相时钟，通过时钟树可

等延迟到达每个像素供后续时间数字转换器使用，提升各像素计时均匀性，实现中等规模

面阵亚纳秒计时，完成验证和设计。

2. 系统结构与时钟网络分析

2.1 系统整体结构

应用于盖革雪崩焦平面的时钟电路结构如图 1 所示，由延迟锁相环和时钟网络组成，

CLK

为输入参考时钟，CLK

为压控延迟链的输出时钟，CLK

R_SYN

和 CLK

D_SYN

是经过启动

-复位电路后输出的有效时钟，UP 和 DN 控制电荷泵充放电。CLK

经 VCDL 生成多路分相

时钟供各像素使用，分相时钟通过时钟树网络等延迟进入每个像素单元，提升阵列内各像

素计时均匀性。

$${\omega _{\rm{N}} } = \frac{{{I_{{\rm{CP}} }}{K_{{\rm{VCDL}}}}}}{{2\pi C}}\hspace{50pt}$$

(3)

单极点系统为无条件稳定系统，其环路带宽如式(3)所示，提升主极点频率，能够加快

环路的锁定过程，但是环路的抗抖动性能会下降，合理选取主极点频率，通常应满足

${\omega _{\rm{N}} } \le (1/10){\omega _{{\rm{CLK}}}}$条件

[15]

。对于 DLL 系统，频域噪

声在时域上反映为其抖动特性，分别计算各个模块引入噪声的传递函数并相加即为总噪

声。

DLL 各模块的噪声特性如表 1 所示，输入信号噪声呈现全通特性，DLL 无法抑制输

入信号引入的噪声，为降低输入信号噪声对信号的影响，应使用频谱纯度高、抖动低的时

钟源。鉴相器和电荷泵的噪声呈现低通特性，由这两个模块引入的高频噪声能较好地被抑

制，如果要降低鉴相器和电荷泵噪声对输出信号的影响，可以降低 DLL 的环路带宽，但是

过度降低环路带宽会导致锁定时间增加。压控延迟链与环路滤波器的噪声为高通特性，适

当增加环路带宽可抑制高频噪声对输出信号的影响。DLL 各模块需根据应用环境，综合考

虑各种矛盾因素折中设计，由于输入噪声为全通特性，其对 DLL 系统输出噪声的影响较为

显著。

表 1 DLL 各模块噪声特性

噪声

模块

传递函数

噪声特性

输入

参考

时钟

$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = \varphi

_{{\rm{n ,in}}}^2}$

全通

鉴相

器+电

荷泵

$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = {\left|

{\dfrac{{{H_{\rm{O}}}(s)}}{{1 + {H_{\rm{O}}}(s)}}}

\right|^2}\varphi _{{\rm{n,PD + CP}}}^2}$

低通，带

内平坦，

带外衰减

环路

滤波

器

$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = {\left|

{\dfrac{{{K_{{\rm{VCDL}}}}}}{{1 + {H_{\rm{O}}}(s)}}}

\right|^2}\varphi _{{\rm{n,LPF}}}^2}$

高通，带

内衰减，

带外平坦

压控

延迟

链

$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = {\left| {\dfrac{1}{{1

+ {H_{\rm{O}}}(s)}}} \right|^2}\varphi _{{\rm{n,VCDL}}}^2}$

高通，带

内衰减，

带外平坦

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2.2 时钟网络分析

在面阵应用中，各像素均匀计时十分重要，只有当时钟信号等延迟到达每个像素单元

才能提升各像素计时均匀性，全局时钟网络是盖革 APD 读出电路的重要模块，该模块使时

钟信号等延迟到达每个像素单元。时钟网络的信号偏移，决定全局电路的数据输出速率和

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