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基于多级协同混淆的硬件IP核安全防护设计.docx
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基于多级协同混淆的硬件IP核安全防护设计.docx
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1. 引言
随着片上系统技术的发展以及芯片设计规模越来越大、功能越来越复杂,采用集成电
路 IP(Intellectual Property)核成为缩短芯片设计周期的有效方法。但因为 IP 核一般由第三方
提供,从而也带来芯片不可控的问题。此外,在生产、封装和测试等环节,芯片也面临很
多被盗版或攻击的风险。侵权者可能利用直接接触芯片生产的某个或某些环节的机会访问
硬件 IP 核,从而实施逆向工程、过度生产和旁道分析等攻击,或者通过植入病毒或硬件木
马
[1]
等方式从而恶意篡改芯片的功能,导致芯片不可信。文献报道
[2]
,全球合法电子公司每
年因 IP 核盗版引起的损失约 1000 亿美元,且呈逐年递增的趋势。
硬件混淆
[3]
为抵御多种侵权攻击从而实现 IP 核保护提供一种有效的技术途径。De 等
人
[4]
通过在有源区内掺杂特定的粒子使冗余 MOS 管处于常通或常断状态,达到以相关虚
假功能信息迷惑攻击者的目的。Rajendran 等人
[5]
在相似版图上通过虚拟孔配置的方式设计
了 NAND/NOR/XOR 混淆功能单元,并将其应用到电路网表中,能有效防御逆向工程。物
理不可克隆函数(Physical Unclonable Function, PUF)
[6]
技术在芯片安全领域正在引起越来越
多的关注
[7]
。Zhang 等人
[8]
提出 PUF 和有限状态机(Finite State Machine, FSM)相结合的硬件
混淆方法保护 IP 核,实现了 Pay-Per-Device 的强制付费许可功能。文献[9]提出一种抵御机
器学习攻击的硬件 PUF 混淆方案。Dofe 等人
[10]
提出一种基于状态偏移的低成本算法级混
淆方案保护所有的状态,如果密钥错误,电路状态就会从原始路径转移到黑洞。然而,已
有混淆方案往往受单层混淆限制而防御攻击种类单一,从而安全性较低。从物理级虚拟孔
混淆门设计入手,利用物理、电路、逻辑和行为级的继承与关联关系,并引入 PUF 密钥生
成机制,将自下而上和自上而下两种协同混淆方式相结合,提出多级协同混淆方案提高硬
件 IP 核安全防护能力。
2. 多级协同混淆模型及原理
多级协同混淆结构主要包括组合逻辑混淆、状态机混淆和密钥信号产生 3 部分,如图
1 所示。混淆状态机主要采用增加冗余状态的方式对受保护的 IP 核进行行为级混淆保护。
方案利用冗余状态机(状态:S
0
–S
3
)和密钥控制保护原有状态机(状态:S
5
–S
9
),实现状态混
淆的功能。组合逻辑电路指混淆后电路网表所含的非时序电路,涉及电路级和逻辑级混
淆,以抵御逆向工程攻击。电路级混淆由虚拟孔的伪装门实现,逻辑级混淆包括连线混淆
和密钥门电路。
图 1 基于物理-电路-逻辑-行为的多级协同混淆模型
下载: 全尺寸图片 幻灯片
密钥输入包括外部端口输入和密钥生成模块输入两种类型。密钥生成模块利用过孔型
物理不可克隆函数技术,通过提取部分门电路接触孔的虚实配置参数生成密钥用于状态机
和密钥门控制。两种机制相结合的密钥控制是多级联动协同混淆的关键。以逆向工程破解
IP 核中伪装门或混淆线的虚拟孔为例,接触孔的虚实判断错误会造成电路结构盗版失败,
并生成错误的密钥门和状态机密钥,即使部分 IP 核电路被破解,也会引发电路逻辑和状态
机状态跳转错误,实现自下而上的物理级、逻辑级和行为级协同混淆 IP 核保护。过孔 PUF
模块输出到混淆状态机的部分跳转密钥或者密钥门密钥错误,将触发逻辑功能的变换,从
而引起自上而下的行为级、逻辑级和物理级协同混淆。电路多级联动协同混淆设计使本混
淆具有抵御多种 IP 核盗版攻击的能力。
3. 基于多级协同的混淆单元及 IP 核设计
3.1 行为级有限状态机混淆电路
通过向原有 IP 核的 FSM 中添加多位密钥控制的开机混淆状态机,实现行为级混淆电
路。IP 设计人员保管授权密钥,可以通过控制 FSM 的跳转来达到保护硬件 IP 核的目的。
状态机混淆原理如图 1 中“混淆状态机”模块所示。电路启动后首先进入混淆状态机,只有
在混淆状态机状态转换过程中按顺序接收到设定的密钥 K
0
, K
1
和 K
2
时,状态机才会进入到
IP 核的原始模型,从而实现电路正常的时序功能并产生正确的输出。当输入密钥错误时,
混淆状态机将跳转到状态死循环{S
1
, S
2
, S
3
}或黑洞状态 S
4
,RTL(Register Transfer Level)代
码的条件语句执行也会出错,进而引起组合逻辑混淆电路的错误输出。
3.2 物理-电路两级协同的伪装门单元电路
结合虚拟孔技术,本文提出与非、或非和非门的伪装门版图设计,其中与非、或非和
非门的原理图分别如图 2(a)—图 2(c)所示。3 种逻辑门的版图在同一电路结构基础上实
现,由 2 个 PMOS 晶体管和 2 个 NMOS 晶体管构成,仅通过虚拟孔和真实孔的不同配置
实现与非、或非、非门 3 种功能,具体配置方案如表 1 所示。基于虚拟孔的伪装门版图结
构如图 2(d)所示,其中多晶硅、金属 1、金属 2、有源区分别采用不同的颜色表示。多晶
硅与金属之间为接触孔,有真实孔和虚拟孔两种类型。虚拟孔通过在接触孔中间夹杂一层
绝缘层阻断电气连接而形成。在图 2(d)所示版图结构基础上,采用多层金属和过孔的方式
优化版图面积。
图 2 3 种基于虚拟孔的混淆逻辑门
下载: 全尺寸图片 幻灯片
表 1 与非、或非、反相器伪装门的接触孔配置
接触孔
过孔
逻辑门
Dummy
True
Dummy
True
NAND
4
1 2 3 5 6
3 6
1 2 4 5
NOR
2 4 5
1 2 4 5 6
1 4
2 3 5 6
INV
/
1 2 3 4 5 6
3 4
1 2 5 6
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