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任意占空比数字信号位同步时钟盲提取的数字实现.docx
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任意占空比数字信号位同步时钟盲提取的数字实现.docx
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数字信号可以作为数据信息的载体在信道中传输,其信号取值只有有限个的特性使其
在信息传输过程中有很强的抗干扰性。数字信号有 3 个要素:位同步时钟、波形和码型
[1]
。其中位同步时钟提取是抽样判决的前提,是数字通信系统的重要组成部分
[2]
。位同步时
钟速率等于数字信源的信息传输速率。接收端进行数字信号恢复时需要位同步时钟提供抽
样脉冲,然后对抽样值进行判决以恢复数字信号。因此收发同步最主要的是指位同步时钟
的步调一致性,获得位同步时钟将为进一步的字同步或帧同步奠定必要基础
[3]
。同步性能
会对通信系统的性能产生影响,如果系统出现同步错误或失去同步有可能使通信系统性能
下降或中断
[4]
。
在目前的数字通信中,常用的方法有数字锁相环法
[5-10]
、测周法
[11]
、内插法
[12]
等,主
要使用 FPGA 平台实现。数字锁相环法首先将信号与时钟进行鉴相,对所得相位超前滞后
信息进行计数,数控振荡器根据前方计数数据得出的增减指令进行一个时钟脉冲的加减,
由此调整时钟的相位。测周法获取输入码元的周期信息,计算信号的频率,然后提取其上
升沿以实现位同步。近些年来,也常使用基于 Gardner 算法的内插法来实现位同步,主要
利用内插滤波器改变输入信号,从而恢复出数字信号的位同步
[13]
。
数字锁相环法和测周法可调整的范围相对较小,其中应用广泛的数字锁相环法往往需
要已知频率的大致范围,同步带宽较窄,若对于宽范围的不同频率的信号,则需要花费大
量资源,造成结构复杂
[14]
。基于 Gardner 算法的内插法消耗的硬件资源大,同步建立时间
长,稳定性较差。为适应现今高速数字处理的需要,改进 Gardner 算法的内插法通常环路
结构复杂,实现较为困难,且同步性能有所下降。并且上述文献中研究的都是非归零(non
return zero, NRZ)的位同步提取,同时基于事先已知位同步时钟的大致范围来实现。
本文综合测周法和数字锁相法的优点,以任意占空比的单极性数字信号为研究对象,
利用 FPGA 进行高速打点和 DSP 的软件算法来完成位同步时钟速率的计算,然后由 FPGA
进行数字分频得到一个频率和位同步一致的时钟,让该时钟和 FPGA 构建的数字锁相环进
行相位比对,从而完成任意占空比数字信号的自动识别、占空比的计算和位同步时钟盲提
取。
1. 系统总体方案
1.1 系统总体设计思想
系统方案采用 DSP 和 FPGA
[15-18]
的双核系统,总体设计思想如图 1 所示。充分利用
FPGA 的高速特性进行高低电平双向打点计数、数字分频和数字锁相的构建。利用 DSP 的
灵活性进行整个控制,利用 DSP 高精度计算特性完成占空比和位同步频率的计算,利用
DSP 程序逻辑识别功能完成 NRZ 和 RZ 的自动识别功能。
![](https://csdnimg.cn/release/download_crawler_static/87292289/bg2.jpg)
图 1 系统总体设计思想框图
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1.2 系统总体框架
按照上述总体设计思想,该文所用系统总体原理框图如图 2 所示。首先将外部时钟送
给 FPGA 产生一个 m 序列用于测试
[19-20]
,其中 m 序列有 NRZ 和 RZ 有两种模式;然后将
m 序列送入计数器,用高速时钟进行高低电平双向打点,DSP 从 FPGA 中获取高低电平的
一系列打点数,通过算法先自动识别出 NRZ 和 RZ,计算占空比和位同步时钟频率字;最
后 DSP 将位同步时钟频率字返回至 FPGA,FPGA 用设计的分频模块产生出和位同步时钟
频率相同的时钟,并将该时钟送入 FPGA 构建的数字锁相环进行相位比对,从而完成位同
步时钟盲提取的数字实现。
图 2 系统总体原理框图
![](https://csdnimg.cn/release/download_crawler_static/87292289/bg3.jpg)
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2. 盲提取数字实现主要原理
2.1 打点计数原理
在一个码元周期中,高电平持续时间间隔 ττ 与码元时间间隔 TbTb 的比值即为信号的
占空比 DD,即 D=τTb×100% D=τTb×100% 。D=100%D=100%时称为全占空,这样的数
字信号称为非归零信号,0<D<100% 0<D<100% 时的数字信号称为归零信号。
以任意占空比的单极性 RZ 信号为研究对象,用速率为 fmfm 的高速时钟对其高低电
平打点,将高低电平各自打点的第 i 个数据分别记为 NH,iNH,i 和 NL,iNL,i,原理见图 3。
FPGA 从这一系列值中寻找到各自最小的计数值,分别记为 NH,minNH,min 和
NL,minNL,min,最短高电平持续时间 TH,minTH,min 和最短低电平持续时间 TL,minTL,min
分别为:
⎧⎩⎨⎪⎪⎪⎪⎪⎪TH,min=NH,minfmTL,min=NL,minfm{TH,min=NH,minfmTL,min=NL,minfm
(1)
图 3 打点计数原理
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![](https://csdnimg.cn/release/download_crawler_static/87292289/bg4.jpg)
2.2 DSP 盲同步算法原理
假设在时间范围内能捕捉到单独的高电平打点数据,单极性信号的占空比为 DD,根
据最短高电平持续时间 TH,minTH,min 可以得到码元时间间隔 TbTb 为:
Tb=TH,minDTb=TH,minD
(2)
选一组 TH,minTH,min、TL,minTL,min 作为研究对象,令这段时间出现低电平的个数为
n,如图 4 所示。根据时间关系可以得到 TH,minTH,min、TL,minTL,min 和 DD 满足关系:
TL,min=(1−D)TH,min+nTb=(1−D)TH,min+nTH,minDTL,min=(1−D)TH,min+nTb=(1−D)TH,min+nTH,minD
(3)
所以 DD 可以表示为:
D=(1+n)TH,minTH,min+TL,minD=(1+n)TH,minTH,min+TL,min
(4)
DSP 可以根据检测的 TH,minTH,min、TL,minTL,min 以及 n 的整数特性、最小性(也是
TL,minTL,min 的最小性)和 0<D⩽0<D⩽100% 100% 的特点,n 从 0 开始逐渐增大寻找 D 的
解,最先求解出来满足条件的 D 就是系统的占空比,再根据式(2)得到码元时间间隔
TbTb。
同时在算法中考虑了占空比为 50%和 100%的区别。通过分析,若占空比为 50%,则
高电平打点计数值中不会出现最小高电平打点计数值的倍数;在 100%占空比中,一般会
出现其倍数值。
图 4 TH,minTH,min、TL,minTL,min 和 DD 的关系示意图
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