【免费】TI-PCI2050B.pdf资源-CSDN文库

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PCI2050B

PCI-to-PCI Bridge

October 2013 Connectivity Solutions

Data Manual

SCPS076G

iii

Contents

Section Title Page

1 Introduction 1−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1.1 Features 1−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1.2 Related Documents 1−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1.3 Trademarks 1−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1.4 Ordering Information 1−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2 Terminal Descriptions 2−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3 Feature/Protocol Descriptions 3−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.1 Introduction to the PCI2050B Bridge 3−1. . . . . . . . . . . . . . . . . . . . . . . . . . .

3.1.1 Write Combining 3−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.1.2 66-MHz Operation 3−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.2 PCI Commands 3−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3 Configuration Cycles 3−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.4 Special Cycle Generation 3−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.5 Secondary Clocks 3−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.6 Bus Arbitration 3−6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.6.1 Primary Bus Arbitration 3−6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.6.2 Internal Secondary Bus Arbitration 3−6. . . . . . . . . . . . . . . . . . . .

3.6.3 External Secondary Bus Arbitration 3−7. . . . . . . . . . . . . . . . . . .

3.7 Decode Options 3−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.8 System Error Handling 3−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.8.1 Posted Write Parity Error 3−7. . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.8.2 Posted Write Time-Out 3−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.8.3 Target Abort on Posted Writes 3−7. . . . . . . . . . . . . . . . . . . . . . . .

3.8.4 Master Abort on Posted Writes 3−8. . . . . . . . . . . . . . . . . . . . . . .

3.8.5 Master Delayed Write Time-Out 3−8. . . . . . . . . . . . . . . . . . . . . .

3.8.6 Master Delayed Read Time-Out 3−8. . . . . . . . . . . . . . . . . . . . . .

3.8.7 Secondary SERR 3−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.9 Parity Handling and Parity Error Reporting 3−8. . . . . . . . . . . . . . . . . . . . . .

3.9.1 Address Parity Error 3−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.9.2 Data Parity Error 3−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.10 Master and Target Abort Handling 3−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.11 Discard Timer 3−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.12 Delayed Transactions 3−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.13 Mode Selection 3−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.14 CompactPCI Hot-Swap Support 3−10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.15 JTAG Support 3−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.15.1 Test Port Instructions 3−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Section Title Page

3.16 GPIO Interface 3−15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.16.1 Secondary Clock Mask 3−15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.16.2 Transaction Forwarding Control 3−15. . . . . . . . . . . . . . . . . . . . . . .

3.17 PCI Power Management 3−16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.17.1 Behavior in Low-Power States 3−16. . . . . . . . . . . . . . . . . . . . . . . .

4 Bridge Configuration Header 4−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.1 Vendor ID Register 4−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.2 Device ID Register 4−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.3 Command Register 4−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.4 Status Register 4−4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.5 Revision ID Register 4−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.6 Class Code Register 4−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.7 Cache Line Size Register 4−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.8 Primary Latency Timer Register 4−6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.9 Header Type Register 4−6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.10 BIST Register 4−6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.11 Base Address Register 0 4−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.12 Base Address Register 1 4−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.13 Primary Bus Number Register 4−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.14 Secondary Bus Number Register 4−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.15 Subordinate Bus Number Register 4−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.16 Secondary Bus Latency Timer Register 4−8. . . . . . . . . . . . . . . . . . . . . . . .

4.17 I/O Base Register 4−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.18 I/O Limit Register 4−9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.19 Secondary Status Register 4−10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.20 Memory Base Register 4−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.21 Memory Limit Register 4−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.22 Prefetchable Memory Base Register 4−11. . . . . . . . . . . . . . . . . . . . . . . . . . .

4.23 Prefetchable Memory Limit Register 4−12. . . . . . . . . . . . . . . . . . . . . . . . . . .

4.24 Prefetchable Base Upper 32 Bits Register 4−12. . . . . . . . . . . . . . . . . . . . . .

4.25 Prefetchable Limit Upper 32 Bits Register 4−13. . . . . . . . . . . . . . . . . . . . . .

4.26 I/O Base Upper 16 Bits Register 4−13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.27 I/O Limit Upper 16 Bits Register 4−13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.28 Capability Pointer Register 4−14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.29 Expansion ROM Base Address Register 4−14. . . . . . . . . . . . . . . . . . . . . . . .

4.30 Interrupt Line Register 4−14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.31 Interrupt Pin Register 4−15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.32 Bridge Control Register 4−15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5 Extension Registers 5−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.1 Chip Control Register 5−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.2 Extended Diagnostic Register 5−2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.3 Arbiter Control Register 5−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Section Title Page

5.4 P_SERR Event Disable Register 5−4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.5 GPIO Output Data Register 5−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.6 GPIO Output Enable Register 5−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.7 GPIO Input Data Register 5−6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8 Secondary Clock Control Register 5−7. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.9 P_SERR Status Register 5−8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.10 Power-Management Capability ID Register 5−8. . . . . . . . . . . . . . . . . . . . .

5.11 Power-Management Next-Item Pointer Register 5−9. . . . . . . . . . . . . . . . .

5.12 Power-Management Capabilities Register 5−9. . . . . . . . . . . . . . . . . . . . . .

5.13 Power-Management Control/Status Register 5−10. . . . . . . . . . . . . . . . . . . .

5.14 PMCSR Bridge Support Register 5−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.15 Data Register 5−11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.16 HS Capability ID Register 5−12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.17 HS Next-Item Pointer Register 5−12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.18 Hot-Swap Control Status Register 5−13. . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.19 Diagnostics Register 5−14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6 Electrical Characteristics 6−1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.1 Absolute Maximum Ratings Over Operating Temperature Ranges 6−1.

6.2 Recommended Operating Conditions 6−2. . . . . . . . . . . . . . . . . . . . . . . . . .

6.3 Electrical Characteristics Over Recommended Operating

Conditions 6−3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.4 66-MHz PCI Clock Signal AC Parameters 6−4. . . . . . . . . . . . . . . . . . . . . .

6.5 66-MHz PCI Signal Timing 6−5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.6 Parameter Measurement Information 6−6. . . . . . . . . . . . . . . . . . . . . . . . . .

6.7 PCI Bus Parameter Measurement Information 6−7. . . . . . . . . . . . . . . . . . .

7 Mechanical Data 7−1

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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qq_33560727

2023-02-14

#完美解决问题 #运行顺畅 #内容详尽 #全网独家 #注释完整
m0_74525996

2023-02-14

#完美解决问题 #运行顺畅 #内容详尽 #全网独家 #注释完整
CSDN_187

2023-02-14

#完美解决问题 #运行顺畅 #内容详尽 #全网独家 #注释完整
2301_76396056

2023-02-14

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不觉明了

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