现代电子技术综合实验实验报告
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2024-01-03
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现代电子技术综合实验实验报告
摘要
数字频率计是数字电路中的一个典型应用，是近代电子技术领域的重要测量
工具之一，同时也在其他领域得到广泛应用。通过硬件搭建的方法实现频率计存
在连线复杂、延时较大、可靠性差的问题。随着 FPGA 的广泛应用，以 EDA 工
具作为开发手段，运用 VHDL 语言，可以使整个系统大大简化，提升系统性能
和可靠性。
本文将从频率计的设计原理出发，采用 VHDL 语言和自顶向下（TOP-DOWN）
方法，并与放大整形硬件电路相结合，完成对方波和正弦波的频率测量。通过管
脚适配、下载文件到 FPGA 板中，以及软硬件测试最终完成设计指标。
第 1 章 引言
1.1 项目研究现状
数字频率计是电子测量和仪器仪表中的重要仪器，因为其测频比示波器更为
方便，因此已被广泛应用与计算机系统、通讯广播设备等诸多技术领域。
频率计发展到现在已经有 30 多年的历史了，由最初不太稳定，测频范围小到
现在越来越稳定，越来越精准，数字频率计技术始终在发展。随着科学技术的发
展，人们对不同工作领域的数字频率计提出了新的要求。对于低端产品，人们要
求频率计具有稳定性好、可靠性高、易于使用、量程大等特点。而对于高端产品，
人们要求频率计具有分辨率高、准确性高、测速快等特点。由于大规模和超大规
模数字集成电路的飞速发展，数字频率计的研发已经进入智能化的新阶段，其功
能进一步扩大，除了测量频率、频率比、周期、时间、相位、相位差等基本功能
外，还具有自检、自校、自诊断、数理统计、计算方均根值、数据存储和数据通
信等功能，此外，还能测量电压、电流、阻抗、功率和波形等。
工业迅速发展的今天，行业对于频率计的需求越来越多。在不久的将来，频
率计会走向更多人群，成为人类生产生活中不可或缺的仪器。
1.2 本文研究的主要内容及关键技术
传统基于硬件电路搭建的频率计存在连线复杂、可靠性差、延时高等缺点。
随着大规模集成电路的发展和应用，本文中将使用 VHDL 语言，抛弃传统自下
而上的数字电路设计方式，转而采用自顶向下（TOP-DOWN）的设计方式结合先
进的 EDA 技术和基于 UA741 和 LM356 的整形放大硬件电路，最终在 FPGA 开
发板上完成整个项目工程的设计。
在本次设计中，采用 VHDL 语言进行编程设计使设计更加灵活，功能更加强
大，同时设计具有很强的可移植性。除了整形放大硬件电路外，数字频率计的其
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