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pcie Virtex-7 FPGA Gen3 Integrated Block for PCI Express pg023
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pcie Virtex-7 FPGA Gen3 Integrated Block for PCI Express pg023
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UltraScale+ 器件 Integrated
Block for PCI Express v1.3
产品指南
Vivado Design Suite
PG213 (v1.3) 2022 年 11 月 16 日
本文档为英语文档的翻译版本,若译文与英语原文存在歧义、差异、不一致或冲突,概以英语文档为准。译文可
能并未反映最新英语版本的内容,故仅供参考,请参阅最新版本的英语文档获取最新信息。
赛灵思⽮志不渝地为员⼯、客户与合作伙伴打造有归属感的包容性环境。
为此,我们正从产品和相关宣传资料中删除⾮包容性语⾔。我们已发起内
部倡议,以删除任何排斥性语⾔或者可能固化历史偏⻅的语⾔,包括我们
的软件和 IP 中嵌⼊的术语。虽然在此期间,您仍可能在我们的旧产品中
发现⾮包容性语⾔,但请确信,我们正致⼒于践⾏⾰新使命以期与不断演
变的⾏业标准保持⼀致。如需了解更多信息,请参阅此链接。
目录
第 1 章:引言...............................................................................................................................................................4
功能特性.......................................................................................................................................................................... 4
IP 相关信息......................................................................................................................................................................5
第 2 章:概述...............................................................................................................................................................6
功能特性总结...................................................................................................................................................................8
应用..................................................................................................................................................................................9
不支持的功能.................................................................................................................................................................10
许可和订购.....................................................................................................................................................................10
第 3 章:产品规格..................................................................................................................................................11
标准合规性.....................................................................................................................................................................11
资源使用情况.................................................................................................................................................................11
器件最低要求.................................................................................................................................................................11
可供 PCI Express 使用的集成块...................................................................................................................................12
GT 位置..........................................................................................................................................................................16
端口描述........................................................................................................................................................................ 16
配置空间........................................................................................................................................................................ 67
第 4 章:用核设计..................................................................................................................................................73
串联配置........................................................................................................................................................................ 73
时钟................................................................................................................................................................................98
复位..............................................................................................................................................................................101
AXI4-Stream 接口描述............................................................................................................................................... 101
功耗管理...................................................................................................................................................................... 212
生成中断请求...............................................................................................................................................................215
接收报文接口...............................................................................................................................................................219
配置管理接口...............................................................................................................................................................222
在根端口上启用环回主控制器.....................................................................................................................................224
链路训练:2 通道、4 通道、8 通道和 16 通道组件...................................................................................................224
通道翻转...................................................................................................................................................................... 225
第 5 章:设计流程步骤..................................................................................................................................... 227
自定义和生成核........................................................................................................................................................... 227
核约束..........................................................................................................................................................................249
仿真..............................................................................................................................................................................250
综合与实现.................................................................................................................................................................. 252
PG213 (v1.3) 2022
年 11 月 16 日 china.xilinx.com
UltraScale+ 器件 Integrated Block for PCIe 2
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第 6 章:设计示例................................................................................................................................................253
设计示例概述...............................................................................................................................................................253
生成核..........................................................................................................................................................................263
打开设计示例...............................................................................................................................................................265
设计示例仿真...............................................................................................................................................................266
设计示例的综合和实现................................................................................................................................................267
第 7 章:测试激励文件..................................................................................................................................... 268
对应端点的根端口模型测试激励文件......................................................................................................................... 268
对应根端口的端点模型测试激励文件......................................................................................................................... 280
附录 A:升级............................................................................................................................................................282
从 UltraScale 移植到 UltraScale+ 器件......................................................................................................................282
在 Vivado Design Suite 中执行升级.......................................................................................................................... 285
附录 B:管理传入完成包的接收缓冲器空间..................................................................................... 287
常见注意事项和概念....................................................................................................................................................287
完成空间的管理方法....................................................................................................................................................289
附录 C:GT 位置................................................................................................................................................... 292
Artix UltraScale+ 器件可用的 GT 四通道...................................................................................................................295
Kintex UltraScale+ 器件可用的 GT 四通道................................................................................................................295
Virtex UltraScale+ 器件可用的 GT 四通道.................................................................................................................299
Zynq UltraScale+ 器件可用的 GT 四通道.................................................................................................................. 314
附录 D:调试........................................................................................................................................................... 325
在 Xilinx.com 上寻求帮助...........................................................................................................................................325
硬件调试...................................................................................................................................................................... 326
附录 E:使用赛灵思虚拟线缆进行调试.................................................................................................329
概述..............................................................................................................................................................................329
主机 PC XVC-Server 应用........................................................................................................................................... 330
主机 PC XVC-over-PCIe 驱动程序.............................................................................................................................. 330
启用 XVC-over-PCIe 的 FPGA 设计............................................................................................................................ 330
使用 PCIe-XVC-VSEC 设计示例...................................................................................................................................335
附录 F:附加资源与法律声明...................................................................................................................... 343
赛灵思资源.................................................................................................................................................................. 343
Documentation Navigator 与设计中心....................................................................................................................343
参考资料...................................................................................................................................................................... 343
修订历史...................................................................................................................................................................... 344
请阅读:重要法律声明................................................................................................................................................348
PG213 (v1.3) 2022
年 11 月 16 日 china.xilinx.com
UltraScale+ 器件 Integrated Block for PCIe 3
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第 1 章
引言
UltraScale+
™
器件 Integrated Block for PCI Express
®
(PCIe
®
) 解决方案 IP 核是具备高带宽、高可缩放性和高可靠性的
串行互连构建块解决方案,适用于 UltraScale+ 器件。赛灵思在 UltraScale+ 架构内提供了 2 个 PCIe 集成块:PCIE4 集
成块和 PCIE4C 集成块。UltraScale+ 器件内所包含的 PCIE4 块可支持 PCIe IP。含高带宽存储器 (HBM) 的 Virtex
®
UltraScale+
™
器件同时包含 PCIE4 块和增强型 PCIE4C 块。PCIE4 块支持 1 通道、2 通道、4 通道、8 通道和 16 通道
配置,包括 Gen1 (2.5 GT/s)、Gen2 (5.0 GT/s) 和 Gen3 (8 GT/s) 速度。它符合《PCI Express 基本规范第 3.1 版》的要
求。PCIE4C 块功能上与 PCIE4 块相同,并且对于 1 通道、2 通道、4 通道和 8 通道配置还额外支持 Gen4 (16 GT/s) 速
度,符合《PCI Express 基本规范第 4.0 版》的要求。该解决方案支持使用 AXI4-Stream 接口作为客户使用接口。
注释:符合《PCI Express 基本规范第 4.0 版本》要求的 PCIE4C 块与符合 Gen4 标准的器件(按 Gen4 速度)之间能
够实现互操作性,但其中部分功能不受支持。PCIE4C 块彼此之间将能够以 Gen4 速度实现互操作性。为判定 PCIE4C
块是否适用于特定应用,赛灵思建议在评估 PCIE4C 块能否按 Gen4 速度来使用时,设计师应复查 不受支持的 PCI
Express 基本规范第 4.0 版功能 (PCIE4C) 中所述的不受支持的功能。
功能特性
• 其设计符合《PCI Express 基本规范第 3.1 版》的要求。
• PCI Express
®
端点、传统端点或根端口模式。
• 针对 PCIE4 和 PCIE4C 块支持 x1、x2、x4、x8 或 x16 链路宽度以及 Gen1、Gen2 和 Gen3 链路速度。
• 针对 PCIE4C 块支持 x1、x2、x4 和 x8 链路宽度以及 Gen4 链路速度。
• AXI4-Stream 接口,可连接到客户逻辑。
• 高级错误报告 (AER) 和端到端 CRC (ECRC)。
• 用于传输事务缓冲的块 RAM。
• 1 个 PCI Express 虚拟通道和 8 个流量类。
• 最多支持 4 项物理功能和 252 项虚拟功能。
• 完全可配置的 3 x 64 位或 6 x 32 位基址寄存器 (BAR)。
如需获取完整特性列表,请参阅 功能特性总结。
第 1 章:引言
PG213 (v1.3) 2022 年 11 月 16 日 china.xilinx.com
UltraScale+ 器件 Integrated Block for PCIe 4
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IP 相关信息
LogiCORE
™
IP 相关信息表
核规格
支持的器件系列
1
UltraScale+
支持的用户接口 AXI4-Stream
资源 性能和资源使用情况网页
2
随核提供
设计文件 Verilog
设计示例 Verilog
测试激励文件 Verilog
约束文件 XDC
仿真模型 Verilog
支持的软硬件驱动程序
2
不适用
经过测试的设计流程
3
设计输入 Vivado Design Suite
仿真 如需了解受支持的仿真器的相关信息,请参阅赛灵思设计工具:版本说明指南。
综合 Vivado 综合
支持
版本说明和已知问题 主答复记录:65751
所有 Vivado IP 变更日志 Vivado IP 主更改日志:72775
赛灵思技术支持网页
注释:
1. 如需获取受支持的器件的完整列表,请参阅 Vivado IP 目录。
2. 资源使用情况数据适用于 PCIE4 块和 PCIE4C 块。
3. 如需了解受支持的工具版本的相关信息,请参阅赛灵思设计工具:版本说明指南。
第 1 章:引言
PG213 (v1.3) 2022 年 11 月 16 日 china.xilinx.com
UltraScale+ 器件 Integrated Block for PCIe 5
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