《数字电路与逻辑设计》张俊涛-（第10章习题解答.pdf）
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2024-03-10
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习 题
10.1 Verilog HDL 为信号/变量定义了哪几种基本取值？4 位变量共有多少种取值组合？
解答：Verilog HDL 为信号/变量共定义了 4 种基本取值：0、1、x 和 z，因此 4 位变量
共有 4
4
=256 种取值组合。
10.2 Verilog HDL 定义了哪几类基本数据类型？在连续赋值语句中，被赋值的对象应该定义
为什么数据类型？在过程赋值语句中，被赋值的对象必须定义为什么数据类型？
解答：Verilog HDL 定义了线网和变量两种基本数据类型。在连续赋值语句中，被赋值
的对象应该定义为线网类型，而在过程赋值语句中，被赋值的对象必须定义变量类型。
10.3 模块有哪几种描述方式？
解答：Verilog HDL 模块共有行为描述、数据流描述和结构描述三种方式。
10.4 数据流描述方式采用什么语句进行描述？具体的语法格式是什么？
解答：数据流描述方式采用赋值语句描述，具体的语法格式为：
assign 线网名=表达式
10.5 行为描述方式采用什么语句描述模块的功能？具体的语法是什么？被赋值的对象必须
定义为什么数据类型？
解答：行为描述方式采用过程语句描述模块的功能，具体的语法是：
always @(事件列表) 语句块；
或 initial 语句块；
在过程语句中，被赋值的对象必须定义为变量类型。
10.6 在结构化建模方式中，.A(A)的两个 A 具体含义是什么？
解答：在结构化建模方式中，.A(A)中括号内的 A 表示实例模块的端口名，括号外的 A
表示例化模块的端口名。
10.7 用 Verilog 语句定义以下线网、变量或常数：
（1）名为 Qtmp 的 8 位寄存器变量，并赋值为-2；
解答： reg [7:0] Qtmp;
assign Qtmp=-2;
（2）名为 Xbits 的 16 位整数变量；
解答： integer Xbits [15:0];
（3）定义参数 S1、S2、S3 和 S4，取值分别为 4'b0001、4'b0010、4'b0100 和 4'b1000；
解答：parameter S1=4'b0001;
parameter S2=4'b0010;
parameter S3=4'b0100;
parameter S4=4'b1000;
（4）名为 sindat_mem，容量为 1024×10 位的存储器；
解答：reg [9:0] sin_dat [1023:0];
（5）名为 DataBus 的 16 位数据总线。
解答：wire [15:0] DataBus;
10.8 在 Verilog HDL 中，哪些操作符的结果总是 1 位的？
解答：Verilog HDL 共定义了 9 类操作符，其中逻辑操作符、缩位操作符，关系操作符
和等式操作符的结果总是 1 位的。
10.9 比较逻辑运算符与位操作符，说明其共同点和应用差异。
解答：差异点：逻辑运算符的操作数和结果均为 1 位，而位操作符的操作数和结果既可
以是 1 位也可以是多位。
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