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3G 测试系统中的 Viterbi 译码及其 DSP 实现及优化
来源:EDN 电子设计技术 |发表于:2007 年 07 月 10 日
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TMS320C54XTMS320C55XTMS320C55x
摘要 介绍了一种用于测试 TD-SCDMA 终端测试平台中的关键技术——Viterbi
译码。研
究用约束度 K=9 的卷积编码和最大似然 Viterbi 译码的过失控制方案,在 Viterbi 译码算法中,
提出了原位运算度量、保存路径转移过程和循环存取幸存路径等方法,能有效地减少存储量、
降低功耗,使得 K=9 的 Viterbi 译码算法可在 CCS 集成环境平台和 TMS320C55XDSP
芯片上实
现,其性能指标符合 3GPP 通信协议标准要求,文中给出了适用于 DSP 编程的算法,给出了
DSP 具体实现,同时给出了硬件的仿真结果。
0、引言
随着 TD-SCDMA 产业化进程的日益明朗,3G 之战还未吹号,硝烟味已弥漫了黎明前的市
场。这就要求尽快提供好的 终端。对 终端的性能测试越显得迫在眉睫。由于重邮信科 3G
研究院在 TD 方面有着很成熟的技术和经验,在此根底上我们不但推出了 3G 样机,而且致力于
开发好的 TD 测试平台,本文所介绍的 Viterbi 译码方法是独具特色的 TD 测试平台中所用到的
3GPP 中 TD-SCDMA 系统采用了 3 种信道编码方案:卷积编码、Turbo 编码和不编码。不同类
型的传输信道所使用的编
码方案和编码效率是不同的。本文介绍针对卷积编码的 Viterbi 译码方案。针对 DSP 设计的特
点,本文在不改变纠错性能的前提下提出了一系列的方法,如原位运算、保存转移、循环存取
等,旨在将存储器的容量减到最小,将整体功耗降到最低。
1、Viterbi 译码原理[1]
Viterbi 译码算法〔简称 VA 算法〕是由 Viterbi 在 1967 年首先提出的,它是一种针对卷积
码的最大似然译码算法。他不是在网格图上依次比较所有的可能路径,而是接受一段,计算、
比较一段,保存最有可能的路径,从而到达整个码序列是一个最大似然序列。 Viterbi 译码算法
优点是在码的约束比较小时,它比序列译码算法效率更高、速度更快,译码器也较简单。缺点
就是随着约束长度的增加算法的复杂度增加很快。约束长度 N 为 7 时要比较的路径就有 64 条,
为 8 时路径变为 128 条。〔2<<〔N-1〕〕。所以 Viterbi 译码一般应用在约束长度小于 10 的场
合中。虽然有许多算法降低了复杂性、减少了运算量,但它们必然以牺牲性能为代价。本文研
究的出发点是立足于不降低算法性能,寻求在实现最大似然译码时的优化方法。而这点我们主
要是通过与硬件实现相结合做到的。Viterbi 算法主要由路径度量的“加比选〞运算、度量的更新、
路径的更新、最大似然路径的回溯过程组成。
Viterbi 译码算法流程图如图 1 所示。
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