7.3 Modeling memories with built-in types . . . . . . . . . . . . . . . . . . . . . . . . 38
7.4 Modeling errors using exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
7.5 Object oriented modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
8 Unit testing 45
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
8.2 The importance of unit tests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
8.3 Unit test development . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
9 Co-simulation with Verilog 53
9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
9.2 The HDL side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
9.3 The MyHDL side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
9.4 Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
9.5 Implementation notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
10 Conversion to Verilog and VHDL 61
10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
10.2 Solution description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
10.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
10.4 The convertible subset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
10.5 Conversion of lists of signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
10.6 Conversion of Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
10.7 Assignment issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
10.8 Excluding code from conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
10.9 User-defined code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
10.10 Template transformation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
10.11 Conversion output verification by co-simulation . . . . . . . . . . . . . . . . . . . 70
10.12 Conversion of test benches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
10.13 Methodology notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
10.14 Known issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
11 Conversion examples 73
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
11.2 A small sequential design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
11.3 A small combinatorial design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
11.4 A hierarchical design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
11.5 Optimizations for finite state machines . . . . . . . . . . . . . . . . . . . . . . . . 81
11.6 RAM inference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
11.7 ROM inference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
11.8 User-defined code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
12 Reference 91
12.1 Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
12.2 Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
12.3 Co-simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
12.4 Conversion to Verilog and VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
12.5 Conversion output verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Python Module Index 105
Index 107
ii
