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example4_UVm框架_自动化测试Verilog_
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一个UVM平台,主要实现verilog程序的自动化测试功能
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example4.zip
(15个子文件)
my_env.sv
688B
my_driver.sv
1KB
my_test.sv
682B
my_scoreboard.sv
2KB
sim.do
374B
my_tb_top.sv
564B
my_config.sv
2B
my_pkg.sv
269B
crc7.v
412B
my_sequencer.sv
813B
run.bat
15B
my_if.sv
115B
UVM框架.docx
80KB
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