Rapid IO---成就高速互连之美
Tundra 半导体 裴济杰
在过去的 30 多年时间内，处理器的主频和性能呈现指数上升的趋势，而与之相对应的
处理器总线传送能力的增长却相对缓慢的多，这就导致了由时钟频率表征的 CPU 的性能和由总
线频率表征的 CPU 可用的总线带宽之间的差距不断在变大，互连总线成为高速运算和处理系统
的瓶颈。现代的高性能计算系统和网络存储系统需要更高速率的数据传送。高带宽、低延迟，
高可靠性成为衡量一个总线技术的基本要求。
一、 传统总线的问题：
传统总线多采用并线总线的工作方式，这类总线一般分为三组：数据线，地址线和控制
线。实现此类总线互连的器件所需引脚数较多，例如对于 64 位数据宽的总线，一般由 64 根数
据线，32－40 根地址线以及 30 根左右的控制线，另外由于半导体制造工艺的限制还要加上一
定数量的电源引线和地线，总共会有约 200 根左右的引线，这给器件封装、测试、焊接都带来
了一些问题，如果要将这种总线用于系统之间的通过背板的互连，由此带来的困难就可想而
知。
为了提高总线的传输能力，传统总线多采用增加数据总线的宽度或是增加总线的频率的
方式来实现。如 PCI 总线支持 25M、33M、50M、66M 的工作频率，PCI－X 总线是在 PCI 总线结
构的基础上进得到的一种总线结构，在硬件和软件上兼容 PCI 总线，PCI－X 总线可以支持
32bit、64bit 的总线，其工作频率为 66M、133M，对于 64bit 的 PCI－X，如果其总线工作频
率为 133MHz，其峰值传送带宽可达到 133×64bit=8.512Gbps。目前 PCI－X 也有一些版本定义
了总线频率为 266MHz 或者 533MHz 的总线，另外也有一些总线定义了数据宽度为 128bit 或是
256bit 的总线，但很少有人会选用这样的总线，因为增加总线频率和数据带宽虽然一定程度
上满足了人们对高速数据传送的需求，但同时也带来了一些新的问题。更宽的总线导致器件引
脚数的增加，从而增加封装尺寸，当然带来成本上的增加。
另一个问题是当总线的工作频率超过 133MHz 时，很难在一条总线上支持超过两个外部
设备，在总线上增加器件相当于增加容性负载，而容性负载的增加意味着装载或排空电荷使总
线达到所需的额定电平的时间增长，信号的上升和下降时间的增长会限制总线的工作频率。对
于并线总线的另一个问题是时钟与信号的偏移容限的问题，对于这样一组并行信号线的集合，
信号的采样是取决于时钟信号的上升沿或是下降沿，这样对于信号的跳变和时钟的跳变时刻的
时间差就有一个上限值，随着速率的升高，布线长度、器件门电路自身的翻转时间都会影响总
线的速率。
用于处理器之间互连以及背板互连的另一个主要技术是以太网，近些年来，以太网在存
储、电信、通讯、无线、工业应用以及嵌入式应用中得到大量的应用，现有的成熟的硬件和协
议栈降低了开发的复杂性和产品的开发成本。但是在局域网和广域网中得到很好应用的以太网
用于这种芯片级或是板极的系统互连显示出了低效率、高延时的特性，QOS 需要高层软件的参
与，造成软件模块化结构不清晰。尤其是当背板的传输速率从 1Gbps 增加到 10Gbps 时，增加
的处理要求已经超出了以太网的能力。
二、什么是 Rapid IO？
Rapid IO 技术最初是由 Freescale 和 Mercury 共同研发的一项互连技术，其研发初衷
是作为处理器的前端总线，用于处理器之间的互连，但在标准制定之初，其创建者就意识到了
RapidIO 还可以做为系统级互连的高效前端总线而使用。1999 年完成第一个标准的制定，2003
