ASK.zip_ASK verilog_Verilog ASK_ask_verilog ask调制

+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; u5|FIR_1_ast_inst|fircore|Uctrl ; 3 ; 0 ; 0 ; 0 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Umtl ; 27 ; 0 ; 1 ; 0 ; 26 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_3_n_0_n ; 52 ; 0 ; 0 ; 0 ; 26 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_2_n_1_n ; 50 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_2_n_0_n ; 50 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_1_n_3_n ; 48 ; 0 ; 0 ; 0 ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_1_n_2_n ; 48 ; 0 ; 0 ; 0 ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_1_n_1_n ; 48 ; 0 ; 0 ; 0 ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_1_n_0_n ; 48 ; 0 ; 0 ; 0 ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_7_n ; 46 ; 22 ; 0 ; 22 ; 23 ; 22 ; 22 ; 22 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_6_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_5_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_4_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_3_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_2_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_1_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_cen_l_0_n_0_n ; 46 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_3_n_0_n ; 44 ; 0 ; 0 ; 0 ; 22 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_2_n_1_n ; 42 ; 20 ; 0 ; 20 ; 21 ; 20 ; 20 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_2_n_0_n ; 42 ; 0 ; 0 ; 0 ; 21 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_1_n_2_n ; 40 ; 19 ; 0 ; 19 ; 20 ; 19 ; 19 ; 19 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_1_n_1_n ; 40 ; 0 ; 0 ; 0 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_1_n_0_n ; 40 ; 0 ; 0 ; 0 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_0_n_4_n ; 38 ; 26 ; 0 ; 26 ; 19 ; 26 ; 26 ; 26 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_0_n_3_n ; 38 ; 13 ; 0 ; 13 ; 19 ; 13 ; 13 ; 13 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_0_n_2_n ; 38 ; 9 ; 0 ; 9 ; 19 ; 9 ; 9 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u5|FIR_1_ast_inst|fircore|Uadd_14_lut_l_0_n_1_n ; 38 ; 5 ; 0 ; 5 ; 19 ; 5 ; 5 ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 ; ;