参考文献
1 胡华春,石玉.数字锁相环路原理与应用.上海:科学技术出版社,1990.
2 李小飞,卢晓春.基于 PFGA 的数字锁相环设计.全国时间频率学术交流会,2005
3 王开军 姜宇柏.面向 CPLD/FPGA 的 VHDL 设计.北京:机械工业出版社,2006.
鉴相器程序
module dpd(Ud,Uin,Uout);
input Uin,Uout;
output Ud;
assign Ud=(Uin==Uout)?0:1;
endmodule
测试模块
`timescale 1ns/1ns
`include "./dpd.v"
module tdpd;
reg Uout,Uin;
wire Ud ;
initial
begin
Uin=0;
Uout=0;
#50 Uin=1; Uout=0;
#50 Uin=1; Uout=1;
#50 Uin=0;Uout=1;
#50 Uin=0; Uout=0;
#50 Uin=1; Uout=0;
#50 Uin=1; Uout=1;
#50 Uin=0; Uout=1;
#50 Uin=0; Uout=0;
#1000 $stop;
end
dpd m(.Ud(Ud),.Uin(Uin),.Uout(Uout));
endmodule
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