<HTML><HEAD><TITLE>Xilinx Design Summary</TITLE></HEAD>
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<TR ALIGN=CENTER BGCOLOR='#99CCFF'>
<TD COLSPAN='4'><B>fifo_async Project Status (03/16/2010 - 16:02:19)</B></TD></TR>
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<TD BGCOLOR='#FFFF99'><B>Project File:</B></TD>
<TD>fifo_async.ise</TD>
<TD BGCOLOR='#FFFF99'><B>Current State:</B></TD>
<TD>Synthesized</TD>
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<TD BGCOLOR='#FFFF99'><B>Module Name:</B></TD>
<TD>fifo_async</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Errors:</B></LI></UL></TD>
<TD>
No Errors</TD>
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<TD BGCOLOR='#FFFF99'><B>Target Device:</B></TD>
<TD>xc2vp30-6ff896</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Warnings:</B></LI></UL></TD>
<TD ALIGN=LEFT><A HREF_DISABLED='_xmsgs/*.xmsgs'>14 Warnings</A></TD>
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<TD BGCOLOR='#FFFF99'><B>Product Version:</B></TD>
<TD>ISE 10.1 - Foundation</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Routing Results:</B></LI></UL></TD>
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</TD>
</TR>
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<TD BGCOLOR='#FFFF99'><B>Design Goal:</B></dif></TD>
<TD>Balanced</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Timing Constraints:</B></LI></UL></TD>
<TD> </TD>
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<TD BGCOLOR='#FFFF99'><B>Design Strategy:</B></dif></TD>
<TD>Xilinx Default (unlocked)</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Final Timing Score:</B></LI></UL></TD>
<TD> </TD>
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<BR><TABLE BORDER CELLSPACING=0 WIDTH='100%'>
<TBODY><TR ALIGN=CENTER BGCOLOR='#99CCFF'><TD ALIGN=CENTER width=90% COLSPAN='4'><B>fifo_async Partition Summary</B></TD><TD ALIGN=RIGHT width=10% COLSPAN=1> <A HREF_DISABLED="?&ExpandedTable=PartitionSummary"><B>[-]</B></a></TD></TR></TBODY></TD></TR>
<TR BGCOLOR='#FFFF99'><TD COLSPAN='5'><B>No partition information was found.</B></TD></TR>
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<BR><TABLE BORDER CELLSPACING=0 WIDTH='100%'>
<TBODY><TR ALIGN=CENTER BGCOLOR='#99CCFF'><TD ALIGN=CENTER width=90% COLSPAN='4'><B>Device Utilization Summary (estimated values)</B></TD><TD ALIGN=RIGHT width=10% COLSPAN=1> <A HREF_DISABLED="?&ExpandedTable=DeviceUtilizationSummary(estimatedvalues)"><B>[-]</B></a></TD></TR></TBODY></TD></TR>
<TR ALIGN=CENTER BGCOLOR='#FFFF99'>
<TD ALIGN=LEFT><B>Logic Utilization</B></TD><TD><B>Used</B></TD><TD><B>Available</B></TD><TD COLSPAN='2'><B>Utilization</B></TD></TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of Slices</TD>
<TD ALIGN=RIGHT>29</TD>
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<TD ALIGN=RIGHT COLSPAN='2'>0%</TD>
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<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of Slice Flip Flops</TD>
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<TD ALIGN=RIGHT COLSPAN='2'>0%</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of 4 input LUTs</TD>
<TD ALIGN=RIGHT>41</TD>
<TD ALIGN=RIGHT>27392</TD>
<TD ALIGN=RIGHT COLSPAN='2'>0%</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of bonded IOBs</TD>
<TD ALIGN=RIGHT>24</TD>
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</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of GCLKs</TD>
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<TD ALIGN=RIGHT COLSPAN='2'>12%</TD>
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<BR><TABLE BORDER CELLSPACING=0 WIDTH='100%'>
<TBODY><TR ALIGN=CENTER BGCOLOR='#99CCFF'><TD ALIGN=CENTER width=90% COLSPAN='6'><B>Detailed Reports</B></TD><TD ALIGN=RIGHT width=10% COLSPAN=1> <A HREF_DISABLED="?&ExpandedTable=DetailedReports"><B>[-]</B></a></TD></TR></TBODY></TD></TR>
<TR BGCOLOR='#FFFF99'><TD><B>Report Name</B></TD><TD><B>Status</B></TD><TD><B>Generated</B></TD>
<TD ALIGN=LEFT><B>Errors</B></TD><TD ALIGN=LEFT><B>Warnings</B></TD><TD ALIGN=LEFT COLSPAN='2'><B>Infos</B></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='fifo_async.syr'>Synthesis Report</A></TD><TD>Current</TD><TD>星期二 三月 16 16:02:17 2010</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='_xmsgs/xst.xmsgs'>14 Warnings</A></TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='_xmsgs/xst.xmsgs'>3 Infos</A></TD></TR>
<TR ALIGN=LEFT><TD>Translation Report</TD><TD> </TD><TD> </TD><TD> </TD><TD> </TD><TD COLSPAN='2'> </TD></TR>
<TR ALIGN=LEFT><TD>Map Report</TD><TD> </TD><TD> </TD><TD> </TD><TD> </TD><TD COLSPAN='2'> </TD></TR>
<TR ALIGN=LEFT><TD>Place and Route Report</TD><TD> </TD><TD> </TD><TD> </TD><TD> </TD><TD COLSPAN='2'> </TD></TR>
<TR ALIGN=LEFT><TD>Static Timing Report</TD><TD> </TD><TD> </TD><TD> </TD><TD> </TD><TD COLSPAN='2'> </TD></TR>
<TR ALIGN=LEFT><TD>Bitgen Report</TD><TD> </TD><TD> </TD><TD> </TD><TD> </TD><TD COLSPAN='2'> </TD></TR>
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<br><center><b>Date Generated:</b> 03/16/2010 - 16:02:19</center>
</BODY></
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FIFO.rar_FIFO clock_RAM FIFO_buffer vhdl_fifo vhdl_双时钟RAM
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bin:5个
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设计了一个具有双时钟信号,双复位信号的FIFO,用于FPGA中的数据缓冲,RAM的定义是参数型,可以根据自己的需求,修改此参数,完成RAM的容量扩展。程序中有详细的说明
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FIFO.rar (80个子文件)
FIFO
fifo_async
xst
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ngx
notopt
opt
ntrc.scr 1KB
work
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fifo_async_xdb
tmp
ise
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_ProjRepoInternal_
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__stored_objects___StrTbl 20KB
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STE
ProjectNavigatorGui
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GuiProjectData 216B
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HDProject
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HDProject 201B
__stored_object_table__ 60B
common
PnAutoRun
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RunOnce_tcl 27B
xreport
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Gc_RvReportViewer-Module-DataFactory-Default 297B
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Gc_RvReportViewer-Module-Data-fifo_async 293B
Gc_RvReportViewer-Current-Module_StrTbl 22B
Gc_RvReportViewer-Current-Module 27B
Autonym
SrcCtrl
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_ProjRepoInternal_
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RAM_double_pin.v 1KB
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fifo_async.cmd_log 3KB
fifo_async_xst.xrpt 5KB
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御道御小黑
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