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PWM.rar_PWM控制Verilog_PWM控制器verilog_pwm 1Mhz_pwm verilog_verilog
PWM.rar_PWM控制Verilog_PWM控制器verilog_pwm 1Mhz_pwm verilog_verilog
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利用Verilog语言设计一个PWM控制器,实现:控制器输入时钟1MHz;控制器输出脉冲周期1kHz,脉宽最小调节步长0.1%。
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PWM.rar
(6个子文件)
PWM
lr_PWM_1.png
9KB
接口逻辑图.jpg
48KB
lr_PWM_tb.v
982B
实现内容.txt
358B
lr_PWM.v
2KB
lr_PWM.png
5KB
共 6 条
1
利用Verilog语言设计一个PWM控制器,具体要求如下: (1)控制器输入时钟1MHz; (2)控制器输出脉冲周期1kHz,脉宽最小调节步长0.1%; (3)完成控制器模块设计后,设计与PC104总线(8位)连接的接口逻辑接口电路(地址基址0x1F0),并利用C语言编写两个函数:通过地址0x1F0、0x1F1写入脉宽调制的10位数据(例如:600)的子函数;通过地址0x1F2读取当前脉宽调制计数值的子函数。
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薛云泽
2023-11-08
非常有用的资源,可以直接使用,对我很有用,果断支持!
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