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UART.zip_uart 数据位_生成波特率VHDL
共4个文件
v:4个
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2022-09-23
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verilogHDL语言实现的uart模块,内部包含波特率生成、uart收、uart发三个子模块,支持配置常规波特率、数据位、结束位和校验位,输入工作时钟125M,时钟不一样时需要修改波特率生成的代码
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UART.zip (4个子文件)
UART
uart_rx.v 10KB
uart_top_block.v 9KB
uart_tx.v 9KB
uart_baud_tick_gen.v 3KB
共 4 条
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JonSco
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