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第

第

10

10

章

章

VHDL

VHDL

基

基

本

本

语

语

句

句

本章介绍VHDL可综合的基本语句及其结构与

用法，其中主要介绍顺序语句和并行语句这两类基

本描述语句。在逻辑系统的设计中，这些语句从多

侧面完整地描述了数字系统的硬件结构和基本逻辑

功能，其中包括通信的方式、信号的赋值、多层次

的元件例化以及系统行为等。

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10.1 顺序语句

顺序语句是相对于并行语句而言的。顺序语句

的顺序是指仿真器执行的顺序，它所对应的硬件电

路仍然是并发执行的；

顺序语句只能出现在进程和子程序中，子程序

包括函数和过程；

VHDL有6种顺序语句：赋值语句，流程控制语

句、等待语句、子程序调用语句、返回语句、空操

作语句。

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10.1.1 赋值语句

赋值：将一个值或者一个表达式的运算结果传递给某一

个数据对象。

赋值目标赋值符号

赋值源

语句格式：

赋值目标与赋值源的数据类型必须一致

赋值语句有两种，即信号赋值语句和变量赋值语句。

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10.1.2 IF 语句

信号赋值语句: 赋值符号是“<=”，信号是全局量。

信号赋值有延时，发生在进程结束时。

变量赋值语句：赋值符号是“:=” ，变量是局部量，

只能在进程中或者在子程序中定义和使用。变量的

赋值立即发生，没有延时。

语句是VHDL顺序语句中最重要的语句结构之

一，其语法规则和使用方法在第4章已介绍。

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10.1.3 CASE语句

CASE语句根据满足的条件直接选择多项顺序

中的一项执行。它适合于描述选择分支较多的情况

，每次只能执行其中1个分支中的语句。分支较少的

情况使用IF语句描述比较合适。

CASE语句的结构如下：

CASE 表达式 IS

When 选择值1 => 顺序语句1；

When 选择值2 => 顺序语句2；

...

END CASE ；

多条件选择值的一般表达式为：

选择值 [ |选择值 ]

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