数位电子1：VUT FEKT DE1

Digital-electronics-1 VET FEKT DE1 nadpis 2 螺栓 项目A 项目B 项目C nadpis 3 斜体 项目1 项目2 项目2a 项目2b 普尔尼 德鲁希 一个 乙 C d 第一个标题 第二个标题 单元格1中的内容 单元格2中的内容 第一栏中的内容 第二栏中的内容 -- (tohle je komentář) -- import std_logic z knihovny IEEE library IEEE; use IEEE.std_logic_1164. all ; -- definice entity... entity my_and is port (IN1, IN2 : in std_logic ; OUT1: out std_logic ); end entity ; -- ...a architektury arch