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逻辑设计与仿真，由奥地利FH-Hagenberg提供支持
类似的是用于教育目的的逻辑设计和仿真的可配置工具。 根据类的需求，功能可能会被激活或对用户隐藏。 在最原始的环境中，无需时序即可设计和模拟平面和分层设计。 高级功能包括具有多位端口的逻辑门，包括分辨率功能的VHDL的9值逻辑，组合门的传输和惯性延迟，顺序门的建立时间以及触发器的亚稳态特性的原始模型。 仿真运行通过波形查看器进行说明。
类似地，使用UCB的Espresso对大型电路进行了两级优化，并通过卡诺图（Karnaugh map）解释了针对小型开关功能的优化。 附加的编辑器允许输入和模拟Moore和Mealy机器。 此外，状态转换和输出功能也可以在门级进行合成和仿真。
可以生成分层设计的结构VHDL代码，以用于常见的VHDL仿真环境。
Windows 10可以使用类似的功能，并且可以以Qt公司提供的预编译格式动态链
