每天学习Verilog
一日学习Verilog
反射
我想我实际上错失了学习Verilog的重点。 Verilog用于实时仿真逻辑门,而无需使用任何硬件。 它还提供了可视化信号的功能。 Verilog是HDL(硬件描述知识)。 它是用于描述数字系统(如网络交换机或微处理器或存储器或触发器)的语言。 这意味着,通过使用HDL,我们可以描述任何级别的任何数字硬件。 HDL中描述的设计与技术无关,非常易于设计和调试,并且通常比示意图更有用,尤其是对于大型电路。
Verilog用于编写数字逻辑。
逻辑与测试台
在Verilog中,我们可以将程序分为两个文件:
逻辑Verilog文件,仅包含逻辑。
一个文件,其中包含分配给原始变量的值,并用于测试。
Verilog HDL的抽象
门级建模(较低的抽象级)
Verilog支持使用基本逻辑门作为预定义原语的编码电路。 这些原语像模块一样实例化,