全扫描电路测试是一种测试集成电路中逻辑电路的方法，用于简化测试向量的生成，从而降低整个芯片测试的复杂性。然而，全扫描设计也带来了功耗上升的问题。为了应对这一问题，提出了一种高性能低功耗全扫描电路测试方法，该方法通过识别全扫描电路中的时延最长关键路径，并采用简洁的阻塞结构，减少扫描移位过程中未处于关键路径上的触发器与其输出端的功能逻辑跳变，以降低测试时的功耗。
在集成电路测试中，测试功耗问题越来越重要。测试功耗主要来源于电路的时序单元和组合单元在测试过程中发生的逻辑值跳变，如果测试功耗过高，会导致一系列问题，例如降低IC的可靠性、烧坏VLSI电路，甚至增加产品的成本。当前降低集成电路测试功耗的方法包括测试向量和扫描单元的重排序、无关位填充技术以及对测试结构进行修改等。
测试向量和扫描单元重排序通过考虑扫描单元间向量关联度和响应关联度来降低电路的扫描移位功耗，但可能会增加布线复杂性，引起性能下降等问题。无关位填充技术主要利用ATPG（自动测试模式生成）中的无关位进行优化，以产生低功耗的测试向量。而对测试结构进行修改，引入附加逻辑，在测试向量扫入过程中，只有部分扫描时序单元及其后继组合单元发生跳变，以达到降低测试功耗的目的。但这种方法会增加面积开销，并可能导致电路性能下降。
本文提出的高性能低功耗全扫描电路测试方法则是在保持电路高性能的前提下，通过权衡测试功耗和硬件开销来实现测试功耗的显著降低。具体来说，该方法首先通过识别全扫描电路的时延最长关键路径，然后采用两种简洁的阻塞结构，阻断扫描移位中未处于最长关键路径上输入端的触发器与其输出端的功能逻辑，从而有效降低测试功耗。
关键词解释如下：
- 扫描测试：指的是利用扫描链结构进行的电路测试，扫描链是一种将内部触发器串联起来的结构，使得可以方便地将测试向量送入芯片，并读出测试结果。
- 关键路径：指电路中一个信号传播可能经过的最长路径，这个路径决定了电路的最大时钟频率。在测试中，关键路径上的元素通常会引入较大的测试功耗。
- 阻塞：指的是在测试过程中，阻止某些不必要功能逻辑跳变的技术，以减少功耗。
- 测试功耗：指在测试过程中，电路因逻辑跳变引起的能量消耗。
吴勇和尤志强是来自湖南大学软件学院的研究人员，他们在集成电路设计与测试领域进行深入研究。文章发表于中国科技论文在线，属于集成电路测试领域的研究论文。通过实验验证，本文提出的方法能够在不显著增加硬件开销的前提下，有效降低测试功耗，同时保持电路的高性能，具有重要的应用价值和研究意义。
