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嵌入式系统/ARM技术中的高速数据采集系统在基于ARM动态称重系统中的应用
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2020-11-29
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引言 随着经济的不断发展和各地物流业的不断扩大。有些人为了追求更高的局部利益,往往会擅自改装运输工具,增大车载量,从而导致超载现象屡见不鲜。根据“四次方原则”,车辆超载给我国的公路,桥梁等交通基础设施带来了极大的破坏力。 动态称重系统能够在车辆行驶过程中得知其重量,该系统由于不会给交通带来堵塞而受到各交通部门的青睐。由于动态称重过程中得到的信号是短历程、非平稳信号,信号中混杂了很多于拢信号。因此,为了净化信号,本设计引入了小波分析去噪和神经网络等新型算法,但这些算法计算量大的缺点严重影响到系统的运行效率,即系统只有等整个算法运行完后,才能开始新一轮的数据采集。为此,目前一些动态称重
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嵌入式系统嵌入式系统/ARM技术中的高速数据采集系统在基于技术中的高速数据采集系统在基于ARM动态动态
称重系统中的应用称重系统中的应用
引言 随着经济的不断发展和各地物流业的不断扩大。有些人为了追求更高的局部利益,往往会擅自改装运
输工具,增大车载量,从而导致超载现象屡见不鲜。根据“四次方原则”,车辆超载给我国的公路,桥梁等交通基
础设施带来了极大的破坏力。 动态称重系统能够在车辆行驶过程中得知其重量,该系统由于不会给交通带
来堵塞而受到各交通部门的青睐。由于动态称重过程中得到的信号是短历程、非平稳信号,信号中混杂了很多
于拢信号。因此,为了净化信号,本设计引入了小波分析去噪和神经网络等新型算法,但这些算法计算量大的
缺点严重影响到系统的运行效率,即系统只有等整个算法运行完后,才能开始新一轮的数据采集。为此,目前
一些动态称重
引言
随着经济的不断发展和各地物流业的不断扩大。有些人为了追求更高的局部利益,往往会擅自改装运输工具,增大车载
量,从而导致超载现象屡见不鲜。根据“四次方原则”,车辆超载给我国的公路,桥梁等交通基础设施带来了极大的破坏力。
动态称重系统能够在车辆行驶过程中得知其重量,该系统由于不会给交通带来堵塞而受到各交通部门的青睐。由于动态称
重过程中得到的信号是短历程、非平稳信号,信号中混杂了很多于拢信号。因此,为了净化信号,本设计引入了小波分析去噪
和神经网络等新型算法,但这些算法计算量大的缺点严重影响到系统的运行效率,即系统只有等整个算法运行完后,才能开始
新一轮的数据采集。为此,目前一些动态称重系统使用多CPU来解决这个问题,但这又增加了系统灵活性和复杂性,而且成
本也会提高。
为了解决上述问题.本文设计了一个基于CPLD的数据采集通道,以配合动态称重系统完成对动态称重信号的数据采集。
1 系统结构
本动态称重系统的结构框图如图1所示。图中,称重传感器将压力变换成电信号,并经放大滤波电路后送入ADC进行模数
转换,然后将数字信号写入到CPLD中的一存储体中。该存储体存满后,CPLD将向处理器申请DMA传输,同时将新AD值写入
到另一存储体中。本动态称重系统采用S3C44B0X处理器,并将处理器内部ZDMA设置为全服务模式(whole service mode)。
当DMA结束时,系统将输出清零信号以将当前读的CPLD存储体清空。
2 系统设计
2.1 放大电路的设计
选用CS-l型称重传感器主要是因为该传感器线性度好,重复性好,具有自动复位和抗偏抗伸能力,而且安装使用方便,互
换性好。
本系统采用铰链式称重平台。为了使平台更稳定设计时采用两个传感器来支撑载荷,两传感器输出的信号分别经仪表放大
器放大和滤波,然后再叠加并经滤波电路送给ADC电路。
由于ADC芯片MAX120为差分输入,故可将其中一路信号反相后,再送入ADC电路,这样便可实现两路信号的叠加。
2.2 ADC电路的设计
MAX120是集采样保持电路和精密电源电路于一体的12位ADC,它的转换时间是1.6μs,采样率是500 ksps,内外采样模
式可选。
本系统的采样速率为100 kbps,MAX120工作在模式5,即连续转换模式,图2是其连续转换的ADC电路。在该模式
下,MAX120每14个时钟完成一次转换,所以要求输入时钟为1.4 MHz,该时钟可由处理器输出的时钟经CPLD分频得到。
本电路使用内部精密参考电源。传感器的信号经滤波放大后送到MAX120,再经内部采样保持电路后便开始转换,然后经
14个时钟周期后完成一次转换,此时INT/BUSY变为低电平,并由D0~D12送出转换后的数字信号,并一直保持到下一次转换
结束。图3是MAX120在模式5下的时序。该电路用INT/BUSY作为串行时钟,并利用其下降沿将转换后的数据打入CPLD中的
存储体。
2.3 CPLD模块设计
EDA技术的快速发展使FPGA/CPLD的片上资源越来越丰富,尤其是其高速性能和片上RAM,使其特别适用于数据采集的
设计。本设计选用Altera公司的FLEX10K30E器件.该器件含有8个EAB(嵌入式阵列),每个EAB能够提供4K位存储位,每个
EAB都有双口RAM实现能力:芯片可提供30000逻辑门;门级延时仅6.5 ns。本系统中的CPLD设计主要包含地址发生器、双端
口RAM、控制逻辑等,其功能框图如图4所示。
系统上电后,ADC一直处于连续转换模式。为了对轴重的全程信号(车轮上称重板到离开称重板的检测信号)进行记
录,CPLD模块内部设计有一比较器。可当重量达到一定值时(认为有效轴重),打开与门以开始将AD值存储存储体中;而当AD
值低于有效轴重时,认为是车轮离开称重板,此时将关闭与门并产生DMA请求,以请求将数据取走。
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