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Engineer-to-Engineer Note EE-328

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将 ADSP-2106x/2116x 的设计移植到 ADSP-2126x/2136x/ 2137x SHARC

处

理器系统

作者：

Divya Sunkara Rev 1 – July 27, 2007

简介

本技术文档突出了将一个 ADSP-2106x 或

ADSP-2116x SHARC

处理器系统设计移植到

ADSP-2126x ， ADSP-2136x ，或 ADSP-2137x

SHARC 处理器的相关细节。虽然所有 SHARC

系列处理器的代码相互兼容，且有相同的处理器

核和外设结构，但是，这些处理器的核、内部存

储器的操作、外部存储器的访问以及外设结构上

的一些关键差别也给成功移植带来了一定的挑

战。

本文档确定了移植的一些事项，并提供了解决移

植过程中所产生的问题的指导方案。注意到这点

十分重要，更详细的信息，请参考产品说明书(数

据手册、处理器硬件参考手册以及工具手册)。

为了实现本文中的方案，需要利用产品说明书。

表 1 中对比了处理器的特性，部分特性的对比更

容易辨认处理器间的差别(如不同的操作电压)，

而这些在系统设计的移植过程中都是必须进行

调整的。

但本文档的重点并非这类移植问题，相反，在优

化系统设计的移植时，本文更关注的是必须处理

的更细微、更深入的特性差别(如不同的流水深

度，这直接关系到延迟问题)。

本文处理以下移植问题：

 内部存储器的访问

 流水深度

 SISD/SIMD程序的运行

 PLL配置

 外部存储器访问

 外部端口吞吐量

 SPORT性能差别

 DAI/SRU编程

 DMA/IOP用法

 中断向量表建立

 功耗的计算

将 ADSP-2106x/2116x 的设计移植到 ADSP-2126x/2136x/ 2137x SHARC

处理器系统(EE-328) 第 2 页，共 14 页

处理器

→→→→

特性

↓↓↓↓↓↓

ADSP-

21060/

21061/

21062

ADSP-

21065L

ADSP-

21160/

21161

ADSP-

21261

ADSP-

21262

ADSP-

21266

ADSP-

21362/

21363/

21364/

21365

21366

ADSP-

21367

21368/

21369

ADSP-

21371/

21375

最大频率

(MHz)

40 66 100 150 200 150/200 333 400 266

处理器内核

电压

(3.3V I/O)

3.3

3.3 1.8 1.2 1.2 1.2 1.2 1.3 1.2

双-/单端口

端口RAM

双双双双双双单单单

内部存储器

(MB)(RAM/

ROM)

4/0 0.5/0 1/0 1/3 2/4 2/4 3/4 2/6 1/4

0.5/2

流水深度 3 3 3 3 3 3 5 5 5

SISD/SIMD SISD SISD SIMD SIMD SIMD SIMD SIMD SIMD SIMD

PLL配置 XTAL

only

XTAL

only

H/W only H/W+S/W H/W+S/W H/W+S/W H/W+S/W H/W+S/W H/W+S/W

外部口

(A/D)

32/48 24/32 24/32 n/a n/a n/a n/a 24/32 24/32

外部/并行

端口吞吐量

160M

Bytes/s

264M

Bytes/s

200M

Bytes/s

66M

Bytes/s

66M

Bytes/s

66M

Bytes/s

55M

Bytes/s

222M

Bytes/s

176M

Bytes/s

外部运行可以可以可以 n/a n/a n/a n/a n/a 可以

并行端口

(多路A/D)

n/a n/a n/a 16 16 16 16 n/a n/a

多处理器/共

享存储器

可以可以可以 n/a n/a n/a n/a 可以

n/a

SDRAM

控制器

n/a 可以可以 n/a n/a n/a n/a 可以可以

SPORT

(双工)

2(全双工) 2(全双工) 4(全双工)4(全双工)6(半双工)6(半双工)6(半双工) 8(半双工)8(半双工)

S支持 n/a 是是是是是是是是

链路端口最多6个 n/a 最多4个 n/a n/a n/a n/a n/a n/a

BGA(管脚) 225 225 225 136 136 136 136 256 n/a

LQFP(引线) n/a n/a n/a 144 144 144 144 208 208

表

1 SHARC

处理器的特性对比

处理器拥有一个特殊的音频外设和工厂编译的片上ROM，要求都具有IP支持器许可证。

ADSP-21060/21061/21062同样有支持5.0V的版本。

表中的值同样也适用于ADSP-21371。ADSP-21375外部数据总线为16位， ADSP-21375的流量为88 Mb/s，

ADSP-21375有四个SPORT。

外部端口吞吐率是通过32位宽的数据总线时的流量，更多细节请参考外部口吞吐率。

ADSP-21368同样也支持共享存储器模式。更多细节请参考外部存储器访问。

将 ADSP-2106x/2116x 的设计移植到 ADSP-2126x/2136x/ 2137x SHARC

处理器系统(EE-328) 第 3 页，共 14 页

内部存储器访问

表 1 中的

单

双端口

RAM 行说明了

ADSP-2106x/2116x 和 ADSP-2126x/ 2137xSHARC

系列处理器之间的重要差别。处理器访问结构的

差别在很大程度上会影响程序移植的成功率。

传统 SHARC 系列处理器的访问

ADSP-2106x/2116x SHARC 系列处理器(称为

传

统的

SHARC

系列处理器

)的内部存储器有一个由

两个存储区块构成的双端口存储器结构，该存储

区块可在同一个周期中被任意两个程序存储器

(PM)、数据存储器(DM)和 I/O 总线访问。

对于传统 SHARC 系列处理器来说，在循环指令

第一次迭代之后，指令缓存可以实现对同一个存

储区块 PM 和 DM 的单周期访问。在同一个核时

钟周期，PM 或 DM，与 I/O 总线可以访问这两

个存储器块中的任意一个。

I/O 总线被 DMA 控制器使用，但它也为传统

SHARC 处理器提供了内核直接访问内存映射

IOP 寄存器的能力，这些寄存器用来控制处理器

的外设。这些处理器允许在两个存储器块中混合

存储程序代码和数据段，但当 PM 和 DM 存储器

块冲突时，会产生处理器核延迟。

最新 SHARC 系列处理器的访问

ADSP-2126x/2136x/2137xSHARC 系列处理器的

内部存储器(参考

最新

SHARC

系列处理器

)允许

相似的程序代码段和数据段跨内部存储器块混

合配置，同时也像传统 SHARC 系列处理器一样

支持 DMA 和处理器核对任一存储器块的访问。

而两种结构之间的主要区别在于传统处理器的

双端口内部存储器块阻止了处理器核(PM 或 DM

总线)和 IOP(I/O 总线)之间的存储器块冲突，这

在最新 SHARC 系列存储器中不支持。相反，最

新存储器提供了四个单端口的存储器块，由于存

储器块是单端口的，因此，在相同周期下，处理

器核和 IOP 同时访问相同的存储器块时，会出现

存储器块冲突。另外两个存储器块--相对传统

SHARC 系列处理器来说—主要就是用来避免这

类存储器块冲突的出现。

SHARC 系列处理器用如下机制处理存储器块的

冲突：



所有的

SHARC系列处理器(包括传统SHARC

系列和最新SHARC系列)，如果DM和PM访问

发生冲突，优先考虑DM，将PM访问放到第二

个周期。

 对于最新SHARC 系列处理器来说，如果

PM/DM和I/O发生冲突，优先考虑I/O访问。

这是由于I/O总线运行于一半的内核时钟频

率(CCLK)，也就是说，一次I/O访问所能提

供的最大速率也要两个内核时钟周期。这对

内核和I/O总线提供了公平共享的存储器访

问。

I/O 总线用于内核访问控制外设的内存映射 IOP

寄存器，而 DMA 控制器用 I/O 总线实现存储器

和外设之间相互数据传输。当 TCB 存储于内部

存储器中时，I/O 总线同时也用于 DMA 控制器

访问 DMA 链中的传输控制模块(TCB)。

尽管有可能存在块间访问冲突，系统设计者经过

思考和分析，可以参考下列方法以最高性能使用

存储器：

 使用默认链接描述文件(.LDF)，作为描述系

统内存和放置程序和数据的起始点。

 如果冲突引起的延迟导致性能成为突出问

题时，请参考以下见点：

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