MSP430F5438 UCS 时钟操作实验时钟操作实验
1，学会配置 F5438 时钟，了解 F5438 一体化时钟系统 2，编程要求：编成完成 SMCLK,MCLK,ACLK 按指定
频率进行输出，FLL+源自 RERO 3，实现功能：ACLK = REFO , MCLK = ~2MHz,SMCLK = ~1MHZ 4实验现
象：ACLK 接近 32768 稍有偏差，MCLK = ~2MHz,SMCLK = ~1MHZ,LED1 不停闪烁
1MSP430F5438 时钟系统介绍时钟源
UCS 模块是一个低成本低功耗的时钟系统。包含有多个时钟源和时钟信号，用户可以自行配置，得到性能和功耗的最佳平衡
点。 UCS 软件配置后，只需要外部一两个晶振或者电阻，而不需要其他的任何器件。
UCS 模块最多含有 5 个时钟源：
XT1CLK ：低频 /高频振荡器，可以使用低频 32768HZ 钟振、标准晶振、外部振荡器或者通过外部输入源输入
4MHZ~32MHZ 时钟。 XT1CLK 可以作为内部 FLL 模块的参考时钟，有些器件只支持外部的低频晶振，具体可参考数据手
册。
VLOCLK ：内部低功耗，低频振荡器。典型值为 10KHZ 。
REFOCLK ：内部低频振荡器，典型值为 32768HZ ，作为 FLL 基准时钟源。
DCOCLK ：内部数字控制振荡器 (DCO) 可以通过 FLL 来稳定。
XT2CLK ：可选择的高频振荡器，可以使用标准晶振，振荡器或者外部时钟源输入4MHZ~32MHZ 。
时钟信号：
UCS模块可以提供三个时钟信号：
ACLK ：辅助时钟。 ACLK 可由软件选择来自于 XT1CLK ，REFOCLK ，VLOCLK ，DCOCLK ，DCOCLKDIV ，和
XT2CLK （如果可以用） 。DCOCLKDIV 为 DCOCLK在 FLL 模块中通过 1、2、4、8、16、32 分频后得到的频率。 ACLK
可由软件配置位各个模块的时钟信号。 ACLK 可由 1、 2、4、8、16、32 分频后使用。 ACLK/n是 ACLK 经 1、2、 4、8、
16、32 分频后通过 IO 口输出作为外部电路使用。
MCLK ：系统主时钟。 MCLK 可由软件选择来自于 XT1CLK ，REFOCLK ，VLOCLK ，DCOCLK ， DCOCLKDIV ，
XT2CLK （如果可以用） 。 DCOCLKDIV 为 DCOCLK在 FLL 模块中通过 1、2、4、8、 16、32 分频后得到的频率。 MCLK
可以通过 1、2、 4、 8、 16、 32 分频后使用。 MCLK 可以作为 CPU 和系统时钟。
SMCLK ：子系统主时钟。 SMCLK 可由软件选择来自于 XT1CLK ， REFOCLK ，VLOCLK ， DCOCLK ， DCOCLKDIV
，XT2CLK （如果可以用） 。 DCOCLKDIV 为DCOCLK 在 FLL 模块中通过 1、2、4、 8、16、 32 分频后得到的频率。
SMCLK 可以通过 1、2、4、8、16、32 分频后使用。 SMCLK 主要用于高速外围模块。
2实验原理
F5XX 单片机有更加丰富的时钟系统，内部有 XT1，XT2，REFO，VLO，DCO，MODCLK，并且ACLK，MCLK，SMCLK 时
钟源选择更加丰富，并且都可以经过分频处理，F5XX 时钟系统框图如图 。
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