基础电子中的高速电路信号完整性问题
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2020-11-16
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基础电子中的高速电路信号完整性问题基础电子中的高速电路信号完整性问题
信号完整性是指信号在信号线上的质量，即信号在电子线路中以正确的时序和电压作出响应的能力。如果电路
设计能够达到把信号以规定的时序、持续时间和电压幅值在互连系统中传输，就表明该电路具有良好的信号完
整性，如果达不到这一要求，则说明此电路的信号完整性较差。 信号完整性分析主要包括对互连结构电气
性能的研究；互连结构用于在电子产品里传输信号。按照不同的设计层次，片内晶圆、封装结构、多芯片组件
和印制电路板都可归结到互连结构中。 在现代大规模集成电路设计形成的早期，手工设计和布局数字电路
是唯一的方法。随着自动综合分析技术的出现，可以采用高级计算机语言来表达自己的设计思想，然后使用自
动设计过程来实现
信号完整性是指信号在信号线上的质量，即信号在电子线路中以正确的时序和电压作出响应的能力。如果电路设计能够达
到把信号以规定的时序、持续时间和电压幅值在互连系统中传输，就表明该电路具有良好的信号完整性，如果达不到这一要
求，则说明此电路的信号完整性较差。
信号完整性分析主要包括对互连结构电气性能的研究；互连结构用于在电子产品里传输信号。按照不同的设计层次，片内
晶圆、封装结构、多芯片组件和印制电路板都可归结到互连结构中。
在现代大规模集成电路设计形成的早期，手工设计和布局数字电路是唯一的方法。随着自动综合分析技术的出现，可以采
用高级计算机语言来表达自己的设计思想，然后使用自动设计过程来实现这一复杂的设计。在该过程中，设计者在很大程度上
忽略了电子线路的电气特征性能。然而，著名的“Moore”定律所预言的集成化趋势引发了一个新的设计前沿问题，此问题使设
计者不得不考虑线路所引起的各种效应。伴随芯片设计规模小于0，25 ptm，线路延迟越来越可以和门延迟比拟，甚至前者高
于后者。结果是设计者在设计时必须在一个时序周期内考虑线路延迟。采用0，13 gm及以下尺寸的纳米技术之后，数字设计
也必须考虑信号（或噪声）之间的随机相互作用。
例如，如果一个元件输出一个上升边沿约为15ns、时钟频率为⒛MHz的数字信号，即使采用最劣质的互连线路，手工连
线布局，电路也可以正常工作。
随着市场更高的需求，现在的设计者不得不考虑提高时钟频率，缩短信号的上升边沿。对于市面上大多数电子产品而言，
普遍认为当时钟频率超过100 MHz或上升边沿小于1ns时，信号完整性因素就必须考虑。
在模拟电路中，设计者主要考虑物理源引发的噪声，物理源通常包括热噪声、短噪声等。一方面，这些噪声源决定了所能
放大信号的最小下限；另一方面也决定了所能放大信号的最大上限。
在数字电路中，噪声不是来自于基本的物理源，而是来自于运行着的电路本身，尤其是其他信号频繁翻转所产生的噪声。
高度化的互连密度导致了每个网络与其余网络相隔更近，从而引起了相邻网络的容性耦合。
因此，在未来的硬件电路设计开销方面，逻辑功能设计的开销将大为降低，而与信号完整性设计相关的开销将占总开销的
80％甚至更多。
大家知道，数字系统采用0或1用于信号传递通信，理想的数字电路是通过收发一连串的梯形电压波来进行通信。对于逻
辑1和0总有其对应的参考电压。高于“VH”的电平是逻辑1，而低于“VL”的电平视为逻辑O。介于“VL”和“VH”之间的区域视为不
确定状态，如图1所示。在这个区域内，接收器有可能识别信号为高，也有可能识别为低。每个接收元件都有识别信号状态为
高或低的电压阈值。但在实际电路中，信号往往呈现出如图2所示的状态，上升到高电平通常伴随着上冲和振铃，会影响芯片
对逻辑状态的判断。
理解了数字系统的本质，就能够从根本上抓住信号完整性问题所研究的核心。因此，通常把信号完整性问题分为4种类
型。
· 单网络的信号质量：在信号传输路径上由于传输线、过孔，以及其他互连造成阻抗突变而引起的反射与失真。
· 多网络间的相互串扰：理想回路与非理想回路的电容耦合、电感耦合。
· 电源分配系统中的电源和地线噪声：由于芯片与电源网络间存在寄生电感和电阻，当大量芯片内的电路和输出级同时动
作时，会产生较大的瞬态电流，导致电源网络 和地网络的电压波动和变化。
· 元件和系统间的电磁干扰。
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