基于VHDL语言的定时时基校正电路设计

在定时电路中，合适而准确的时钟脉冲基准信号极其重要，一般用晶振作为基准信号。但晶体产品因制造的不一致性，或者恶劣的环境干扰(如高温高压等)，会带来晶振时基有别，如果电路设计中没有加以考虑，同类电路产品之间也就会带来定时的误差。用简单计数器分频法可以解决这个问题，但是，简单分频器是整数分频，定时时间越长，累计误差越大。若用分数分频器，由于计算近似值不易处理，也会带来较大的累计误差。对于一些精度要求高的场合，尤为明显。本文就此给出了一种较合理的解决方法：在时域，对时钟周期差给予累计，进而校正计时时钟。 1　基本原理 在所需定时的时间间隔里，对实际时钟周期与标准时钟周期之差进行累积，累积到一个周期